65 nm proces - 65 nm process

65  nm proces je pokročilý litografický uzel používá v objemovém CMOS ( MOSFET ), výrobě polovodičů . Šířky tištěných linek (tj. Délky hradel tranzistoru ) mohou při nominálně 65 nm procesu dosáhnout až 25 nm, zatímco rozteč mezi dvěma linkami může být větší než 130 nm. Pro srovnání jsou buněčné ribozomy end-to-end asi 20 nm. Krystal krystalického křemíkumřížkovou konstantu 0,543 nm, takže takové tranzistory jsou řádově 100 atomů napříč. Společnosti Toshiba a Sony oznámily 65nm proces v roce 2002, předtím, než společnosti Fujitsu a Toshiba zahájily výrobu v roce 2004, a poté TSMC zahájila výrobu v roce 2005. V září 2007 začaly také Intel , AMD , IBM , UMC a Chartered vyrábět 65 nm čipy.

Zatímco velikosti prvků lze nakreslit na 65 nm nebo méně, vlnové délky světla použité pro litografii jsou 193 nm a 248 nm. Výroba funkcí pod vlnovou délkou vyžaduje speciální zobrazovací technologie, jako je optická korekce blízkosti a masky fázového posunu . Cena těchto technik podstatně zvyšuje náklady na výrobu polovodičových produktů s vlnovou délkou, přičemž náklady rostou exponenciálně s každým postupujícím technologickým uzlem. Kromě toho jsou tyto náklady znásobeny zvyšujícím se počtem vrstev masky, které musí být vytištěny s minimálním stoupáním, a snížením výtěžku z tisku tolika vrstev na špici technologie. U nových návrhů integrovaných obvodů to ovlivňuje náklady na prototypy a výrobu.

Tloušťka brány, další důležitá dimenze, je snížena na pouhých 1,2 nm (Intel). Pouze několik atomů izoluje „spínací“ část tranzistoru, což způsobuje, že ním protéká náboj. Tento nežádoucí účinek, únik , je způsoben kvantovým tunelováním . Nová chemie dielektrik s vysokým hradlem musí být kombinována se stávajícími technikami, včetně zkreslení substrátu a více prahových napětí, aby se zabránilo úniku z neúměrně náročné spotřeby energie.

Dokumenty IEDM od společnosti Intel v letech 2002, 2004 a 2005 ilustrují průmyslový trend, že velikosti tranzistorů již nemohou měnit měřítko spolu se zbytkem rozměrů funkcí (šířka brány se změnila pouze z 220 nm na 210 nm z 90 nm na 65 nm technologie ). Vzájemná propojení (kovové a poly pitch) se však nadále zmenšují, čímž se snižuje plocha čipu a náklady na čipy, stejně jako se zkracuje vzdálenost mezi tranzistory, což vede k výkonnějším zařízením s větší složitostí ve srovnání s dřívějšími uzly.

Příklad: Proces Fujitsu 65 nm

  • Délka brány: 30 nm (vysoce výkonná) až 50 nm (nízká spotřeba)
  • Napětí jádra: 1,0 V
  • 11 propojovacích vrstev Cu s použitím nano-shlukovacího oxidu křemičitého jako ultralow κ dielektrika (κ = 2,25)
  • Rozteč kovů 1: 180 nm
  • Zdroj / odtok silicidu niklu
  • Tloušťka oxidu hradla: 1,9 nm (n), 2,1 nm (p)

Ve skutečnosti existují dvě verze procesu: CS200 se zaměřením na vysoký výkon a CS200A se zaměřením na nízkou spotřebu.

Procesory využívající výrobní technologii 65 nm

Reference

Zdroje

Předchází
90 nm
MOSFET výrobní procesy Uspěl o
45 nm