Integrovaný obvod specifický pro aplikaci - Application-specific integrated circuit

Zásobník čipů integrovaných obvodů specifických pro aplikaci (ASIC)

Aplikačně specifický integrovaný obvod ( ASIC / s ɪ k / ) je integrovaný obvod (IC), čip přizpůsobené pro konkrétní použití, spíše než určené pro univerzální použití. Například čip určený pro běh v digitálním diktafonu nebo vysoce účinný bitcoin miner je ASIC. Čipy standardních produktů specifických pro aplikaci (ASSP) jsou prostředníkem mezi ASIC a průmyslovými standardními integrovanými obvody, jako jsou řady 7400 nebo 4000 . Čipy ASIC se obvykle vyrábějí pomocí technologie kov-oxid-polovodič (MOS), jako čipy integrovaných obvodů MOS .

Jak se velikost funkcí zmenšovala a designové nástroje se v průběhu let zlepšovaly, maximální složitost (a tedy i funkčnost), která je v ASIC možná, vzrostla z 5 000 logických bran na více než 100 milionů. Moderní ASIC často zahrnují celé mikroprocesory , paměťové bloky včetně ROM , RAM , EEPROM , flash paměti a dalších velkých stavebních bloků. Takový ASIC se často nazývá SoC ( systém na čipu ). Návrháři digitálních ASIC často k popisu funkčnosti ASIC používají jazyk popisu hardwaru (HDL), jako je Verilog nebo VHDL .

Field-programmable gate arrays (FPGA) are the modern-day technology for building the breadboard or prototype from standard parts; programovatelné logické bloky a programovatelná propojení umožňují použití stejného FPGA v mnoha různých aplikacích. U menších návrhů nebo nižších objemů produkce mohou být FPGA nákladově efektivnější než ASIC design, dokonce i ve výrobě. Náklady na jednorázové inženýrství (NRE) ASIC se mohou vyšplhat na miliony dolarů. Proto výrobci zařízení obvykle upřednostňují FPGA pro prototypování a zařízení s nízkým objemem výroby a ASIC pro velmi velké objemy výroby, kde lze náklady NRE amortizovat na mnoha zařízeních.

Dějiny

Časné ASIC používaly technologii brány . V roce 1967 vyráběli Ferranti a Interdesign časná bipolární hradlová pole. V roce 1967 společnost Fairchild Semiconductor představila rodinu bipolárních diodově-tranzistorových logických polí (DTL) a tranzistor-logických polí (TTL) řady Micromatrix .

Doplňková technologie kov-oxid-polovodič (CMOS) otevřela dveře široké komercializaci hradlových polí. První hradlová pole CMOS vyvinul Robert Lipp v roce 1974 pro International Microcircuits, Inc. (IMI).

Standardní buněčnou technologii kovů-oxid-polovodič (MOS) zavedly Fairchild a Motorola pod obchodními názvy Micromosaic a Polycell v 70. letech. Tato technologie byla později úspěšně komercializována společnostmi VLSI Technology (založena 1979) a LSI Logic (1981).

Úspěšná komerční aplikace obvodů hradlového pole byla nalezena v low-endových 8bitových osobních počítačích ZX81 a ZX Spectrum , zavedených v letech 1981 a 1982. Tyto byly používány společností Sinclair Research (UK) v zásadě jako levné I / O řešení zaměřené na zpracování grafiky počítače .

K přizpůsobení došlo změnou kovové propojovací masky. Pole bran měla složitost až několika tisíc bran; nyní se tomu říká integrace ve středním měřítku . Pozdější verze se staly obecnějšími, s různými základními matricemi přizpůsobenými jak kovovými, tak polysilikonovými vrstvami. Některé základní nástroje také obsahují prvky paměti s náhodným přístupem (RAM).

Designy se standardními buňkami

V polovině 80. let si designér vybral výrobce ASIC a provedl jejich návrh pomocí návrhových nástrojů dostupných od výrobce. I když byly k dispozici návrhové nástroje třetích stran, neexistovalo účinné propojení návrhových nástrojů třetích stran s rozvržením a skutečnými výkonovými charakteristikami polovodičových procesů různých výrobců ASIC. Většina návrhářů k dokončení implementace svých návrhů použila nástroje specifické pro továrnu. Řešením tohoto problému, které také přineslo zařízení s mnohem vyšší hustotou, byla implementace standardních buněk . Každý výrobce ASIC mohl vytvořit funkční bloky se známými elektrickými charakteristikami, jako je zpoždění šíření , kapacita a indukčnost, které by také mohly být zastoupeny v nástrojích třetích stran. Standardní konstrukce článků je využití těchto funkčních bloků k dosažení velmi vysoké hustoty hradla a dobrého elektrického výkonu. Návrh standardních buněk je prostředníkem mezi § Gate-array a semi-custom designem a § Full-custom design, pokud jde o jeho neopakující se technické náklady a opakující se náklady na komponenty, stejně jako výkon a rychlost vývoje (včetně doby uvedení na trh ).

Na konci 90. let byly k dispozici nástroje logické syntézy . Takové nástroje by mohly kompilovat popisy HDL do netlistu na úrovni brány . Integrované obvody se standardními články (IC) jsou navrženy v následujících koncepčních fázích označovaných jako návrhový tok elektroniky , i když se tyto stupně v praxi výrazně překrývají:

  1. Inženýrství požadavků : Tým konstruktérů začíná neformálním porozuměním požadovaných funkcí pro nový ASIC, obvykle odvozených z analýzy požadavků .
  2. Návrh na úrovni registru-přenosu (RTL) : Konstrukční tým vytvoří popis ASIC k dosažení těchto cílů pomocí jazyka popisu hardwaru . Tento proces je podobný psaní počítačového programu v jazyce vysoké úrovně .
  3. Funkční ověření : Vhodnost pro daný účel se ověřuje funkčním ověřením. To může zahrnovat takové techniky, jako je logická simulace prostřednictvím testovacích stolic , formální ověření , emulace nebo vytvoření a vyhodnocení ekvivalentního čistého softwarového modelu, jako v Simics . Každá ověřovací technika má své výhody i nevýhody a pro ověření ASIC se nejčastěji používá několik metod. Na rozdíl od většiny FPGA nelze ASICpo výrobě přeprogramovat, a proto návrhy ASIC, které nejsou zcela správné, jsou mnohem nákladnější, což zvyšuje potřebu úplného pokrytí testem .
  4. Logická syntéza : Logická syntéza transformuje návrh RTL na velkou sbírku konstruktů nižší úrovně nazývaných standardní buňky. Tyto konstrukty jsou převzaty ze standardní buněčné knihovny sestávající z předem charakterizovaných sbírek logických bran provádějících specifické funkce. Standardní buňky jsou obvykle specifické pro plánovaného výrobce ASIC. Výsledná kolekce standardních článků a potřebných elektrických spojení mezi nimi se nazývá netlist na úrovni brány .
  5. Umístění : Netlist na úrovni brány je dále zpracován nástrojem pro umisťování, který umisťuje standardní buňky do oblasti matrice integrovaného obvodu představující finální ASIC. Nástroj pro umístění se pokusí najít optimalizované umístění standardních buněk s výhradou různých specifikovaných omezení.
  6. Směrování : Nástroj pro směrování elektroniky převezme fyzické umístění standardních buněk a pomocí netlistu vytvoří elektrická spojení mezi nimi. Vzhledem k tomu, že prostor pro vyhledávání je velký, bude tento proces vytvářet spíše „dostatečné“ než „ globálně optimální “ řešení. Výstupem je soubor, který lze použít k vytvoření sady fotomasek umožňujících zařízení pro výrobu polovodičů , běžně nazývaným „fab“ nebo „slévárna“, pro výrobu fyzických integrovaných obvodů . Umístění a směrování spolu úzce souvisí a v elektronickém designu se souhrnně nazývají místo a trasa .
  7. Sign-off : Vzhledem k konečnému rozložení, extrakce obvodu spočítá parazitní odpory a kapacity . V případě digitálního obvodu bude toto dále mapováno na informace o zpoždění, ze kterých lze odhadnout výkon obvodu, obvykle statickou analýzou časování . Toto a další závěrečné testy, jako je kontrola návrhových pravidel a analýza výkonu souhrnně nazývané signoff, mají zajistit, aby zařízení fungovalo správně ve všech extrémech procesu, napětí a teploty. Po dokončení tohoto testování se informace o fotomasce uvolní pro výrobu čipů .

Tyto kroky, implementované s úrovní dovedností běžnou v tomto odvětví, téměř vždy produkují finální zařízení, které správně implementuje původní design, pokud nejsou později zavedeny nedostatky procesem fyzické výroby.

Kroky návrhu , které se také říká návrhový tok , jsou také běžné pro standardní design produktu. Významný rozdíl spočívá v tom, že design standardních buněk využívá buněčné knihovny výrobce, které byly použity v potenciálně stovkách dalších implementací designu, a proto mají mnohem menší riziko než plně vlastní design. Standardní buňky produkují hustotu designu, která je nákladově efektivní, a na rozdíl od hradlových polí mohou také efektivně integrovat IP jádra a statickou paměť s náhodným přístupem (SRAM).

Gate-array a semi-custom design

Mikroskopická fotografie brány ASIC zobrazující předdefinované logické buňky a vlastní propojení. Tento konkrétní design využívá méně než 20% dostupných logických bran.

Návrh hradlového pole je výrobní metoda, při které jsou předdefinovány rozptýlené vrstvy, z nichž každá sestává z tranzistorů a dalších aktivních zařízení , a elektronické destičky obsahující taková zařízení jsou „drženy na skladě“ nebo nespojené před fází metalizace výroby . Proces fyzického návrhu definuje propojení těchto vrstev pro konečné zařízení. U většiny výrobců ASIC to sestává ze dvou až devíti kovových vrstev, přičemž každá vrstva probíhá kolmo na vrstvu pod ní. Neopakující se technické náklady jsou mnohem nižší než plné vlastní návrhy, protože fotolitografické masky jsou vyžadovány pouze pro kovové vrstvy. Výrobní cykly jsou mnohem kratší, protože metalizace je poměrně rychlý proces; čímž se zrychluje doba uvedení na trh .

Gate-array ASIC jsou vždy kompromisem mezi rychlým designem a výkonem, protože mapování daného designu na to, co výrobce držel jako základní deska, nikdy neposkytuje 100% využití obvodu . Potíže při směrování propojení často vyžadují migraci na zařízení s větším polem s následným zvýšením ceny kusového dílu. Tyto potíže jsou často výsledkem rozložení softwaru EDA používaného k vývoji propojení.

Čistý, logický design brány-pole je dnes návrháři obvodů zřídka implementován, protože byl téměř úplně nahrazen programovatelnými zařízeními. Nejvýznamnějším z těchto zařízení jsou polní programovatelná hradlová pole (FPGA), která mohou být naprogramována uživatelem, a tak nabízejí minimální náklady na nástroje, neopakující se inženýrství, jen nepatrně zvýšené náklady na díl a srovnatelný výkon.

Dnes se hradlová pole vyvíjejí do strukturovaných ASIC, které se skládají z velkého jádra IP, jako je CPU , jednotky digitálního signálního procesoru , periferie , standardní rozhraní , integrované paměti , SRAM a blok rekonfigurovatelné , nezávazné logiky. Tento posun je do značné míry způsoben tím, že zařízení ASIC jsou schopna integrovat velké bloky funkčnosti systému a systémy na čipu (SoC) vyžadují logiku lepení , komunikační subsystémy (například sítě na čipu ), periferní zařízení a další součásti, nikoli pouze funkční jednotky a základní propojení.

V jejich častém používání v terénu jsou výrazy „gate array“ a „semi-custom“ synonymní, když se odkazuje na ASIC. Procesní inženýři běžněji používají termín „semi-custom“, zatímco „gate-array“ běžněji používají návrháři logiky (nebo na úrovni brány).

Plně vlastní design

Mikroskopická fotografie vlastní ASIC (486 čipové sady) zobrazující design brány nahoře a vlastní obvody dole

Naproti tomu plně vlastní design ASIC definuje všechny fotolitografické vrstvy zařízení. Zcela vlastní design se používá jak pro design ASIC, tak pro standardní design produktu.

Mezi výhody plně zakázkového designu patří zmenšení plochy (a tedy opakující se náklady na komponenty), vylepšení výkonu a také schopnost integrovat analogové komponenty a další předem navržené - a tedy plně ověřené - komponenty, jako jsou mikroprocesorová jádra, které tvoří systém na čipu .

Nevýhody návrhu na zakázku mohou zahrnovat prodloužení doby výroby a návrhu, zvýšené jednorázové náklady na inženýrství, složitost systémů pro automatizovaný návrh pomocí počítače (CAD) a automatizaci elektronického návrhu a mnohem vyšší požadavky na dovednosti ze strany designový tým.

U digitálních návrhů však mohou buněčné knihovny se „standardními buňkami“ spolu s moderními systémy CAD nabídnout značné výhody výkonu / nákladů s nízkým rizikem. Automatizované nástroje pro rozložení se používají rychle a snadno a také nabízejí možnost „vyladit“ nebo ručně optimalizovat jakýkoli aspekt designu, který omezuje výkon.

Toto je navrženo pomocí základních logických bran, obvodů nebo rozvržení speciálně pro návrh.

Strukturovaný design

Strukturovaný design ASIC (označovaný také jako „ design platformy ASIC “) je relativně novým trendem v polovodičovém průmyslu, což má za následek určité odchylky v jeho definici. Základním předpokladem strukturovaného ASIC je však to, že jak doba výrobního cyklu, tak doba návrhového cyklu jsou ve srovnání s buňkami založenými na ASIC zkráceny, protože existují předem definované kovové vrstvy (čímž se zkracuje doba výroby) a předběžná charakteristika toho, co je na křemíku (čímž se zkracuje doba návrhového cyklu).

Definice ze základů vestavěných systémů uvádí, že:

V designu "strukturovaného ASIC" jsou vrstvy logické masky zařízení předdefinovány prodejcem ASIC (nebo v některých případech třetí stranou). Diferenciace a přizpůsobení designu je dosaženo vytvořením vlastních kovových vrstev, které vytvářejí vlastní spojení mezi předdefinovanými logickými prvky nižší vrstvy. Technologie „Structured ASIC“ je považována za překlenutí propasti mezi polemi programovatelnými hradlovými poli a návrhy „standardních buněk“ ASIC. Protože pouze malý počet vrstev čipů musí být vyroben na zakázku, mají „strukturované ASIC“ designy mnohem menší neopakující se výdaje (NRE) než čipy „standard-cell“ nebo „full-custom“, které vyžadují, aby byla nastavena celá maska být vyroben pro každý design.

-  Základy vestavěných systémů

Toto je vlastně stejná definice jako hradlové pole. To, co odlišuje strukturovaný ASIC od hradlového pole, je to, že v hradlovém poli předdefinované kovové vrstvy slouží k rychlejšímu zpracování výroby. Ve strukturovaném ASIC je použití předdefinované metalizace primárně ke snížení nákladů na sady masek a významnému zkrácení doby návrhového cyklu.

Například v buňkovém nebo hradlovém poli musí uživatel často navrhovat samotné napájecí, hodinové a testovací struktury. Naproti tomu jsou předdefinovány ve většině strukturovaných ASIC, a proto mohou designérovi ušetřit čas a náklady ve srovnání s návrhy založenými na gate-array. Podobně mohou být návrhové nástroje používané pro strukturované ASIC podstatně nižší náklady a snadněji (rychleji) použitelné než nástroje založené na buňkách, protože nemusí provádět všechny funkce, které nástroje založené na buňkách dělají. V některých případech vyžaduje strukturovaný prodejce ASIC přizpůsobené nástroje pro jejich zařízení (např. Vlastní fyzickou syntézu), což také umožňuje rychlejší zavedení návrhu do výroby.

Buněčné knihovny, design založený na IP, tvrdá a měkká makra

Buněčné knihovny logických primitiv obvykle poskytuje výrobce zařízení jako součást služby. I když jim nevzniknou žádné další náklady, na jejich vydání se budou vztahovat podmínky dohody o mlčenlivosti (NDA) a výrobce je bude považovat za duševní vlastnictví. Jejich fyzický design bude obvykle předdefinován, aby je bylo možné nazvat „tvrdá makra“.

To, co většina inženýrů chápe jako „ duševní vlastnictví “, jsou IP jádra , designy zakoupené od třetích stran jako dílčí komponenty většího ASIC. Mohou být poskytovány ve formě popisného jazyka hardwaru (často označovaného jako „měkké makro“) nebo jako plně směrovaný návrh, který lze vytisknout přímo na masku ASIC (často označovaný jako „tvrdé makro“). Mnoho organizací nyní prodává taková předem navržená jádra - CPU, Ethernet, USB nebo telefonní rozhraní - a větší organizace mohou mít celé oddělení nebo divizi k výrobě jader pro zbytek organizace. Společnost ARM (Advanced RISC Machines) prodává pouze IP jádra, což z ní dělá bezchybného výrobce .

Široká škála funkcí, které jsou nyní k dispozici ve strukturovaném designu ASIC, je výsledkem fenomenálního zdokonalení elektroniky na konci 90. let a na počátku 2000; protože vytvoření jádra vyžaduje spoustu času a investic, jeho opětovné použití a další vývoj dramaticky zkracuje časy produktových cyklů a vytváří lepší produkty. Navíc, open-source hardware organizace, jako OpenCores sbírají volné IP jádra, paralelizovat open-source software hnutí v designu hardwaru.

Měkká makra jsou často nezávislá na procesu (tj. Mohou být vyrobena pro širokou škálu výrobních procesů a různých výrobců). Tvrdá makra jsou omezená na proces a obvykle je nutné investovat další úsilí o návrh, aby se migrovalo (port) na jiný proces nebo výrobce.

Víceprojektové oplatky

Někteří výrobci a designové domy IC nabízejí víceprojektovou waferovou službu (MPW) jako metodu získávání levných prototypů. Tyto MPW, které se často nazývají raketoplány, obsahují několik návrhů, běží v pravidelných, plánovaných intervalech na principu „cut and go“, obvykle s omezenou odpovědností výrobce. Smlouva zahrnuje dodávku holých matric nebo montáž a zabalení několika zařízení. Služba obvykle zahrnuje dodávku databáze fyzického návrhu (tj. Maskování informací nebo pásky pro generování vzorů (PG)). Výrobce je často označován jako „slévárna křemíku“ z důvodu nízké účasti v procesu.

Standardní produkt specifický pro aplikaci

Renesas M66591GP: Periferní řadič USB2.0

Specifické pro aplikaci standardní výrobek nebo ASSP je integrovaný obvod , který realizuje konkrétní funkce , která apeluje na širokém trhu. Na rozdíl od ASIC, které kombinují řadu funkcí a jsou navrženy nebo pro jednoho zákazníka , jsou ASSP k dispozici jako běžné komponenty. ASSP se používají ve všech průmyslových odvětvích, od automobilového průmyslu až po komunikaci. Obecně platí, že pokud najdete vzor v datové knize , pravděpodobně nejde o ASIC, ale existují určité výjimky.

Například dva integrované obvody, které mohou nebo nemusí být považovány za ASIC, jsou čip řadiče pro PC a čip pro modem . Oba tyto příklady jsou specifické pro aplikaci (která je typická pro ASIC), ale jsou prodávány mnoha různým prodejcům systému (což je typické pro standardní součásti). ASIC, jako jsou tyto, se někdy nazývají standardní produkty specifické pro aplikaci (ASSP).

Příklady ASSP jsou kódovací / dekódovací čip, samostatný čip rozhraní USB atd.

IEEE vydával časopis ASSP, který byl v roce 1990 přejmenován na IEEE Signal Processing Magazine.

Viz také

Reference

Zdroje

externí odkazy