Vrata hodin - Clock gating
Hodinové hradlování je populární technika používaná v mnoha synchronních obvodech ke snížení dynamického rozptylu energie odstraněním hodinového signálu, když se obvod nepoužívá. Hodinová hradla šetří energii prořezáváním hodinového stromu za cenu přidání další logiky do obvodu. Prořezávání hodin deaktivuje části obvodů, takže klopné obvody v nich nemusí přepínat stavy. Spínací stavy spotřebovávají energii. Pokud není přepínán, spotřeba spínacího výkonu klesne na nulu a vznikají pouze svodové proudy .
Ačkoli asynchronní obvody podle definice nemají „hodiny“, termín dokonalé hradlování hodin se používá k ilustraci toho, jak různé techniky hradlování hodin jsou pouze aproximacemi chování závislého na datech, které vykazují asynchronní obvody. Vzhledem k tomu, že zrnitost, na které se brány hodin synchronního obvodu blíží nule, se spotřeba energie tohoto obvodu blíží spotřebě asynchronního obvodu: obvod generuje logické přechody pouze tehdy, když aktivně počítá.
Detaily
Hodinové hradlování funguje tak, že využívá podmínky povolení připojené k registrům a používá je k bráně hodin. Návrh musí obsahovat tyto podmínky povolení, aby bylo možné využívat a využívat výhody hradlování hodin. Tento proces hradlování hodin může také ušetřit významnou oblast matrice i energii, protože odstraňuje velké množství muxů a nahrazuje je logikou hodinového hradlování. Tato logika hodinového hradlování je obecně ve formě buněk „integrovaného hodinového hradlování“ (ICG). Logika hodinového hradla však změní strukturu stromu hodin, protože logika hodinového hradla bude sedět ve stromu hodin.
Logiku hodinového hradla lze do návrhu přidat různými způsoby:
- Kódováno do kódu na úrovni přenosu registru (RTL) jako podmínky umožňující automatický překlad do logiky hodinového hradlování pomocí syntézních nástrojů (jemné hodinové hradlování).
- Vloženy do návrhu ručně návrháři RTL (typicky jako hodinové hradlování na úrovni modulů) vytvořením instance integrovaných buněk specifických pro knihovnu (ICG) specifických pro knihovnu, aby brány hodiny konkrétních modulů nebo registrů.
- Poloautomatické vkládání do RTL automatizovanými hodinovými hradlovými nástroji. Tyto nástroje buď vkládají buňky ICG do RTL, nebo přidávají podmínky povolení do kódu RTL. Obvykle také nabízejí sekvenční optimalizaci hradlování hodin.
Jakékoli úpravy RTL za účelem zlepšení hradlování hodin budou mít za následek funkční změny designu (protože registry budou nyní obsahovat různé hodnoty), které je třeba ověřit.
Sekvenční hodinové hradlování je proces extrakce / šíření podmínek povolení k upstream / downstream sekvenčním prvkům, takže lze registrovat další registry.
Čipy určené k provozu na baterie nebo s velmi nízkým výkonem, jako jsou ty, které se používají v mobilních telefonech, nositelných zařízeních atd., By implementovaly několik forem hradlování hodin dohromady. Na jednom konci je ruční hradlování hodin pomocí softwaru, kde ovladač povoluje nebo zakazuje různé hodiny používané daným volnoběžným ovladačem. Na druhém konci je automatické hodinové hradlování, kde lze hardwaru říci, aby zjistilo, zda je třeba něco udělat, a vypnout dané hodiny, pokud to není potřeba. Tyto formy na sebe vzájemně působí a mohou být součástí stejného stromu povolení. Například interní můstek nebo sběrnice může používat automatické hradlování, takže je bráněno, dokud jej CPU nebo DMA modul nemusí používat, zatímco několik periferií na této sběrnici může být trvale bráněno, pokud nejsou na dané desce použity .
Viz také
Reference
Další čtení
- Li, Hai; Bhunia, S. (2003-02-28) [2003-02-12]. Deterministické hodinové hradlo pro snížení výkonu mikroprocesoru . Deváté mezinárodní symposium o vysoce výkonné počítačové architektuře, 2003. HPCA-9 2003. Sborník . IEEE . str. 113–122. CiteSeerX 10.1.1.79.6234 . doi : 10,1109 / HPCA.2003.1183529 . ISBN 978-0-7695-1871-8. ISSN 1530-0897 .