Dynamická paměť s náhodným přístupem - Dynamic random-access memory

Die snímek areálu Micron Technology MT4C1024 DRAM integrovaný obvod (1994). Má kapacitu 1  megabitový ekvivalent bitů nebo 128 kB.
Základní deska počítače NeXTcube , 1990, s 64 MB hlavní paměti DRAM (vlevo nahoře) a 256 KiB VRAM (spodní okraj, vpravo uprostřed).

Dynamická paměť s náhodným přístupem ( dynamická RAM nebo DRAM ) je typ polovodičové paměti s náhodným přístupem, která ukládá každý bit dat do paměťové buňky skládající se z malého kondenzátoru a tranzistoru , obojí obvykle na bázi polovodiče oxidu kovu (MOS) ) technologie. Kondenzátor lze nabíjet nebo vybíjet; tyto dva stavy jsou považovány za reprezentující dvě hodnoty bitu, běžně nazývané 0 a 1. Elektrický náboj na kondenzátorech pomalu uniká, takže bez zásahu budou data na čipu brzy ztracena. Aby se tomu zabránilo, DRAM vyžaduje externí obnovovací obvod paměti, který periodicky přepisuje data do kondenzátorů a obnovuje je na původní náboj. Tento proces aktualizace je definující charakteristikou dynamické paměti s náhodným přístupem, na rozdíl od statické paměti s náhodným přístupem (SRAM), která nevyžaduje aktualizaci dat. Na rozdíl od flash paměti je DRAM nestálá paměť (vs. energeticky nezávislá paměť ), protože po odpojení napájení rychle ztrácí data. DRAM však vykazuje omezenou remanenci dat .

DRAM má obvykle formu čipu s integrovaným obvodem , který se může skládat z desítek až miliard paměťových buněk DRAM. Čipy DRAM jsou široce používány v digitální elektronice, kde je vyžadována levná a velkokapacitní počítačová paměť . Jednou z největších aplikací pro DRAM je hlavní paměť (hovorově se jí říká „RAM“) v moderních počítačích a grafických kartách (kde se „hlavní paměti“ říká grafická paměť ). Používá se také v mnoha přenosných zařízeních a video herních konzolách. Naproti tomu SRAM, který je rychlejší a dražší než DRAM, se obvykle používá tam, kde je rychlost důležitější než cena a velikost, například mezipaměti v procesorech .

Vzhledem k potřebě systému provádět aktualizace, DRAM má složitější požadavky na obvody a časování než SRAM, ale je mnohem rozšířenější. Výhodou DRAM je strukturální jednoduchost jeho paměťových buněk: na jeden bit je zapotřebí pouze jeden tranzistor a kondenzátor, ve srovnání se čtyřmi nebo šesti tranzistory v SRAM. To umožňuje DRAM dosáhnout velmi vysokých hustot , což činí DRAM mnohem levnější za bit. Použité tranzistory a kondenzátory jsou extrémně malé; miliardy se vejdou na jeden paměťový čip. Vzhledem k dynamické povaze svých paměťových buněk DRAM spotřebovává relativně velké množství energie různými způsoby správy spotřeby energie.

DRAM zaznamenal v roce 2017 nárůst ceny za bit o 47%, což je největší skok za 30 let od 45% skoku v roce 1988, zatímco v posledních letech cena klesá.

Dějiny

Schematický nákres znázorňující průřez původního jednoho tranzistorového, jednoho kondenzátorového článku NMOS DRAM. Byl patentován v roce 1968.

Cryptanalytic stroj s kódovým označením „Aquarius“ použitý v Bletchley Parku v průběhu druhé světové války začleněna těžce zapojený dynamické paměti. Papírová páska byla přečtena a postavy na ní „byly zapamatovány v dynamickém obchodě. 0). Vzhledem k tomu, že náboj postupně unikal, byl aplikován periodický impuls k doplnění stále nabitých (odtud termín „dynamický“) “.

V roce 1964 Arnold Farber a Eugene Schlig, pracující pro IBM, vytvořili pevně zapojenou paměťovou buňku pomocí tranzistorové brány a západky tunelové diody . Nahradili západku dvěma tranzistory a dvěma odpory , konfigurace, která se stala známou jako buňka Farber-Schlig. Ten rok předložili uzavření vynálezu, ale to bylo původně zamítnuto. V roce 1965 Benjamin Agusta a jeho tým v IBM vytvořili 16bitový křemíkový paměťový čip založený na buňce Farber-Schlig s 80 tranzistory, 64 odpory a 4 diodami. Toshiba „Toscal“ BC-1411 elektronická kalkulačka , který byl představen v listopadu 1965, který se používá formu kapacitního DRAM (180 bitů) skládají z jednotlivých bipolární paměťových buněk.

Nejstarší formy DRAM uvedené výše používaly bipolární tranzistory. I když nabízela lepší výkon než paměť s magnetickým jádrem , bipolární DRAM nemohl konkurovat nižší cenou tehdejší dominantní paměti s magnetickým jádrem. Kondenzátory byly také použity pro dřívější schémata paměti, jako je buben počítače Atanasoff – Berry , trubice Williams a trubice Selectron .

Vynález tranzistoru MOSFET ( tranzistor s efektem pole na bázi oxidu kovu a polovodiče ), známého také jako tranzistor MOS, Mohameda Atally a Dawona Kahnga v laboratořích Bell Labs v roce 1959, vedl k vývoji DRAM typu oxid kovu-polovodič (MOS) . V roce 1966 Dr. Robert Dennard z IBM Thomas J. Watson Research Center pracoval na paměti MOS a pokoušel se vytvořit alternativu k SRAM, která vyžadovala šest tranzistorů MOS pro každý bit dat. Při zkoumání charakteristik technologie MOS zjistil, že je schopná stavět kondenzátory a že uložení náboje nebo žádný náboj na kondenzátoru MOS může představovat 1 a 0 bitů, zatímco tranzistor MOS může řídit zápis náboje do kondenzátor. To vedlo k jeho vývoji jednotranzistorové paměťové buňky MOS DRAM. V roce 1967 podal patent a v roce 1968 mu byl udělen americký patent číslo 3 387 286. Paměť MOS nabídla vyšší výkon, byla levnější a spotřebovávala méně energie než paměť s magnetickým jádrem.

Čipy MOS DRAM byly uvedeny na trh v roce 1969 společností Advanced Memory system, Inc., Sunnyvale, Kalifornie . Tento 1000bitový čip byl prodán společnostem Honeywell , Raytheon , Wang Laboratories a dalším. Ve stejném roce požádal Honeywell Intel, aby vytvořil DRAM pomocí třítranzistorového článku, který vyvinuli. To se stalo Intel 1102 na začátku roku 1970. 1102 však měl mnoho problémů, což přimělo Intel začít pracovat na svém vlastním vylepšeném designu, v utajení, aby se předešlo konfliktu s Honeywell. Toto se stalo prvním komerčně dostupným DRAM, Intel 1103 , v říjnu 1970, a to navzdory počátečním problémům s nízkým výnosem až do páté revize masek . 1103 navrhl Joel Karp a položil Pat Earhart. Masky řezali Barbara Maness a Judy Garcia. Paměť MOS předstihla paměť s magnetickým jádrem jako dominantní paměťovou technologii na začátku 70. let.

První DRAM s multiplexovanými řádkovými a sloupcovými adresními řádky byl Mostek MK4096 4 kbit DRAM navržený Robertem Proebstingem a zavedený v roce 1973. Toto schéma adresování používá stejné adresní kolíky pro příjem dolní poloviny a vysoké poloviny adresy paměťové buňky odkazování, přepínání mezi oběma polovinami na střídavých cyklech sběrnice. Jednalo se o radikální pokrok, který efektivně snížil počet požadovaných adresních řádků na polovinu, což mu umožnilo vejít se do balíčků s menším počtem pinů, což je cenová výhoda, která rostla s každým skokem ve velikosti paměti. MK4096 se ukázal jako velmi robustní konstrukce pro zákaznické aplikace. Při hustotě 16 kbit vzrostla výhoda nákladů; 16kbitová paměť Mostek MK4116 DRAM, zavedená v roce 1976, dosáhla celosvětového podílu DRAM na trhu více než 75%. Jak se ale na začátku 80. let hustota zvýšila na 64 kbit, Mostek a další američtí výrobci byli předstiženi japonskými výrobci DRAM, kteří v 80. a 90. letech ovládli americký i celosvětový trh.

Na začátku roku 1985 se Gordon Moore rozhodl stáhnout Intel z výroby DRAM. V roce 1986 přestali všichni výrobci čipů v USA vyrábět DRAM.

V roce 1985, kdy byly 64K DRAM paměťové čipy nejběžnějšími paměťovými čipy používanými v počítačích a kdy více než 60 procent těchto čipů vyráběly japonské společnosti, výrobci polovodičů ve Spojených státech obvinili japonské společnosti z vývozního dumpingu za účelem řízení výrobci ve Spojených státech z obchodu s komoditními paměťovými čipy.

Synchronní dynamická paměť s náhodným přístupem (SDRAM) byla vyvinuta společností Samsung . Prvním komerčním čipem SDRAM byl Samsung KM48SL2000, který měl kapacitu 16 Mb , a byl představen v roce 1992. Prvním komerčním paměťovým čipem DDR SDRAM ( SDRAM s dvojitou datovou rychlostí ) byl 64 MB DDR SDRAM čip vydaný v roce 1998.   

Později, v roce 2001, japonští výrobci DRAM obvinili korejské výrobce DRAM z dumpingu.

V roce 2002 američtí výrobci počítačů uplatnili nároky na stanovení cen DRAM .

Principy činnosti

Principy činnosti pro čtení jednoduchého pole 4 4 DRAM
Základní struktura pole buněk DRAM

DRAM je obvykle uspořádán v obdélníkovém poli nabíjecích buněk skládajících se z jednoho kondenzátoru a tranzistoru na datový bit. Obrázek vpravo ukazuje jednoduchý příklad s maticí buněk čtyři na čtyři. Některé matice DRAM obsahují mnoho tisíc buněk na výšku a šířku.

Dlouhé vodorovné čáry spojující každý řádek jsou známé jako řádky slov. Každý sloupec buněk se skládá ze dvou bitových linek, z nichž každý je připojen ke každé další úložné buňce ve sloupci (obrázek vpravo tento důležitý detail neobsahuje). Obecně jsou známé jako bitové řádky „+“ a „ -“.

Smysl zesilovač je v podstatě dvojice napříč připojených měničů mezi bitových linkách. První měnič je připojen se vstupem z + bitové linky a výstupem do-bitové linky. Vstup druhého měniče je z-bitové linky s výstupem do + bitové linky. Výsledkem je pozitivní zpětná vazba, která se stabilizuje poté, co je jedna bitová linka plně na svém nejvyšším napětí a druhá bitová linka je na nejnižším možném napětí.

Operace pro čtení datového bitu z buňky úložiště DRAM

  1. Smyslové zesilovače jsou odpojeny.
  2. Bitové linky jsou předem nabité na přesně stejná napětí, která jsou mezi vysokou a nízkou logickou úrovní (např. 0,5 V, pokud jsou obě úrovně 0 a 1 V). Bitové linky jsou fyzicky symetrické, aby byla kapacita stejná, a proto jsou v tuto chvíli jejich napětí stejná.
  3. Obvod nabíjení je vypnutý. Protože jsou bitové linky relativně dlouhé, mají dostatečnou kapacitu k udržení přednabitého napětí na krátkou dobu. Toto je příklad dynamické logiky .
  4. Řádek slov požadovaného řádku je pak poháněn vysoko, aby se k jeho bitovému řádku připojil paměťový kondenzátor buňky. To způsobí vedení tranzistoru, přenos náboje z paměťové buňky na připojenou bitovou linku (pokud je uložená hodnota 1) nebo z připojené bitové linky do paměťové buňky (pokud je uložená hodnota 0). Protože kapacita bitového vedení je obvykle mnohem vyšší než kapacita akumulačního článku, napětí na bitovém vedení se velmi mírně zvyšuje, pokud je kondenzátor akumulátorového článku vybitý a velmi mírně klesá, pokud je akumulátor nabitý (např. 0,54 a 0,45 V ve dvou případech). Protože druhá bitová linka drží 0,50 V, je mezi dvěma zkroucenými bitovými linkami malý rozdíl napětí.
  5. Smyslové zesilovače jsou nyní připojeny k párům bitových linek. Pozitivní zpětná vazba pak nastává z křížově připojených střídačů, čímž se zesiluje malý rozdíl napětí mezi lichými a sudými řádky bitových řádků konkrétního sloupce, dokud není jedna bitová linka plně na nejnižším napětí a druhá na maximálním vysokém napětí. Jakmile k tomu dojde, řádek je „otevřený“ (požadovaná data buňky jsou k dispozici).
  6. Všechny paměťové buňky v otevřené řadě jsou snímány současně a výstupy zesilovače smyslů jsou zablokovány. Adresa sloupce poté vybere, který bit západky se má připojit k externí datové sběrnici. Čtení různých sloupců ve stejném řádku lze provádět bez zpoždění otevření řádku, protože pro otevřený řádek již byla všechna data detekována a zablokována.
  7. Zatímco probíhá čtení sloupců v otevřené řadě, proud teče zpět po bitových linkách z výstupu smyslových zesilovačů a dobíjí paměťové buňky. To posiluje (tj. „Obnovuje“) náboj v akumulačním článku zvýšením napětí v kondenzátoru, pokud byl na začátku nabit, nebo jeho udržováním vybitého, pokud byl vybitý. Všimněte si, že vzhledem k délce bitových linek existuje poměrně dlouhé zpoždění šíření náboje zpět do kondenzátoru článku. To trvá značný čas po konci amplifikace smyslu, a proto se překrývá s jedním nebo více přečtením sloupců.
  8. Po přečtení všech sloupců v aktuálním otevřeném řádku se řádek slov vypne, aby se odpojily kondenzátory paměťových buněk (řádek je „uzavřený“) od bitových řádků. Smyslový zesilovač se vypne a bitové linky se znovu nabijí.

Zapisovat do paměti

Zápis do buňky DRAM

Pro uložení dat se otevře řada a smyslový zesilovač daného sloupce se dočasně uvede do požadovaného vysokého nebo nízkého napětí, což způsobí, že bitová linka nabije nebo vybije kondenzátor článku na požadovanou hodnotu. Vzhledem ke konfiguraci pozitivní zpětné vazby smyslového zesilovače bude udržovat bitovou linku při stabilním napětí i po odstranění napájecího napětí. Během zápisu do konkrétní buňky jsou všechny sloupce v řadě snímány současně, stejně jako během čtení, takže ačkoli se změní pouze náboj kondenzátoru v jednom sloupci, celý řádek se obnoví (zapíše zpět), jak je znázorněno v postava vpravo.

Obnovovací frekvence

Výrobci obvykle uvádějí, že každý řádek musí být aktualizován každých 64 ms nebo méně, jak je definováno standardem JEDEC .

Některé systémy obnovují každý řádek v sérii aktivit zahrnujících všechny řádky každých 64 ms. Jiné systémy obnovují vždy jeden řádek v časovém intervalu 64 ms. Například systém s 2 13  = 8 192 řádků by vyžadoval rozloženou obnovovací frekvenci o jeden řádek každých 7,8 µs, což je 64 ms děleno 8 192 řádky. Několik systémů v reálném čase obnovuje část paměti v čase určeném funkcí externího časovače, která řídí provoz zbytku systému, jako je například interval vertikálního zatemnění, který se ve video zařízení vyskytuje každých 10–20 ms.

Adresa řádku řádku, který bude obnoven jako další, je udržována externí logikou nebo čítačem v DRAM. Systém, který poskytuje adresu řádku (a příkaz refresh) tak činí, aby měl větší kontrolu nad tím, kdy aktualizovat a který řádek aktualizovat. To se provádí za účelem minimalizace konfliktů s přístupy do paměti, protože takový systém má znalosti o vzorcích přístupu k paměti i požadavky na aktualizaci DRAM. Když adresu řádku zadá čítač v paměti DRAM, systém se vzdá kontroly nad tím, který řádek se aktualizuje, a poskytne pouze příkaz refresh. Některé moderní paměti DRAM jsou schopné automatické aktualizace; k instruování DRAM k aktualizaci nebo k zadání adresy řádku není vyžadována žádná externí logika.

Za určitých podmínek lze většinu dat v paměti DRAM obnovit, i když paměť DRAM nebyla obnovena několik minut.

Načasování paměti

K úplnému popisu načasování provozu DRAM je zapotřebí mnoho parametrů. Zde je několik příkladů pro dva časové stupně asynchronního DRAM z datového listu publikovaného v roce 1998:

"50 ns" "60 ns" Popis
t RC 84 ns 104 ns Náhodný čas cyklu čtení nebo zápisu (z jednoho úplného /RAS cyklu do druhého)
t RAC 50 ns 60 ns Čas přístupu: /RAS nízký k platným datům
t RCD 11 ns 14 ns /RAS low to /CAS low time
t RAS 50 ns 60 ns /Šířka impulzu RAS (minimální /RAS nízký čas)
t RP 30 ns 40 ns /Doba nabíjení RAS (minimální /nejvyšší doba RAS)
t PC 20 ns 25 ns Doba cyklu čtení nebo zápisu v režimu stránky ( /CAS až /CAS)
t AA 25 ns 30 ns Čas přístupu: Adresa sloupce platná pro platný výstup dat (zahrnuje čas nastavení adresy před /nízký CAS)
t CAC 13 ns 15 ns Čas přístupu: /CAS nízký k platným datům
t CAS 8 ns 10 ns /CAS minimální šířka pulzu

Obecně citované číslo je tedy přístupový čas /RAS. Toto je čas pro čtení náhodného bitu z předem nabitého pole DRAM. Čas na čtení dalších bitů z otevřené stránky je mnohem kratší.

Když k takové RAM přistupuje taktovaná logika, časy se obecně zaokrouhlují nahoru na nejbližší hodinový cyklus. Například při přístupu k automatu 100 MHz (tj. 10 ns hodiny) může 50 ns DRAM provést první čtení v pěti hodinových cyklech a další čtení na stejné stránce každé dva hodinové cykly. Toto bylo obecně popisováno jako časování „5‐2‐2‐2“ , protože běžné byly dávky čtyř čtení na stránce.

Při popisu synchronní paměti je načasování popsáno počty hodinového cyklu oddělenými spojovníky. Tato čísla představují t CL - t RCD - t RP - t RAS v násobcích hodinového cyklu DRAM. Všimněte si toho, že toto je polovina rychlosti přenosu dat, když je použita signalizace dvojnásobné rychlosti přenosu dat . Standardní časování JEDEC PC3200 je 3‐4‐4‐8 s taktem 200 MHz, zatímco vysoce výkonný vysoce výkonný modul DIMM PC3200 DDR DRAM DIMM může být provozován s časováním 2‐2‐2‐5 .

PC-3200 (DDR-400) PC2-6400 (DDR2-800) PC3-12800 (DDR3-1600) Popis
Typický Rychle Typický Rychle Typický Rychle
cykly čas cykly čas cykly čas cykly čas cykly čas cykly čas
t CL 3 15 ns 2 10 ns 5 12,5 ns 4 10 ns 9 11,25 ns 8 10 ns /CAS nízký k platným datovým výstupům (ekvivalent t CAC )
t RCD 4 20 ns 2 10 ns 5 12,5 ns 4 10 ns 9 11,25 ns 8 10 ns /RAS low to /CAS low time
t RP 4 20 ns 2 10 ns 5 12,5 ns 4 10 ns 9 11,25 ns 8 10 ns /Doba nabíjení RAS (minimální doba nabíjení do aktivního času)
t RAS 8 40 ns 5 25 ns 16 40 ns 12 30 ns 27 33,75 ns 24 30 ns Doba aktivní řady (minimální doba aktivní do doby přednabíjení)

Minimální doba náhodného přístupu se zlepšila z t RAC  = 50 ns na t RCD + t CL = 22,5 ns , a dokonce i prémiová odrůda 20 ns je pouze 2,5krát lepší ve srovnání s typickým případem (~ 2,22krát lepší). Latence CAS se zlepšila ještě méně, z t CAC = 13 ns na 10 ns. Paměť DDR3 však dosahuje 32krát vyšší šířky pásma; díky internímu pipeline a širokým datovým cestám dokáže  vydávat dvě slova každých 1,25 ns (1 600 Mword/s) , zatímco EDO DRAM může vydávat jedno slovo na t PC  = 20 ns (50 Mword/s).

Časové zkratky

  • t CL - latence CAS
  • t CR - Rychlost příkazu
  • t PTP - zpoždění přednabíjení
  • t RAS - aktivní čas RAS
  • t RCD - zpoždění RAS až CAS
  • t REF - perioda aktualizace
  • t RFC - doba cyklu aktualizace řádku
  • t RP - RAS předplnění
  • t RRD - zpoždění RAS na RAS
  • t RTP - čtení pro zpoždění nabíjení
  • t RTR - zpoždění čtení a čtení
  • t RTW - zpoždění čtení a zápisu
  • t WR - Zapište dobu zotavení
  • t WTP - zápis pro zpoždění nabíjení
  • t WTR - zpoždění zápisu a čtení
  • t WTW - zpoždění zápisu a zápisu

Design paměťových buněk

Každý bit dat v paměti DRAM je uložen jako kladný nebo záporný elektrický náboj v kapacitní struktuře. Struktura poskytující kapacitu, stejně jako tranzistory, které k ní řídí přístup, se souhrnně označuje jako buňka DRAM . Jsou základním stavebním kamenem polí DRAM. Existuje více variant paměťových buněk DRAM, ale nejčastěji používanou variantou v moderních DRAM je buňka s jedním tranzistorem a jedním kondenzátorem (1T1C). Tranzistor se používá k přijímání proudu do kondenzátoru během zápisu a k vybíjení kondenzátoru během čtení. Přístupový tranzistor je navržen tak, aby maximalizoval sílu měniče a minimalizoval únik tranzistoru a tranzistoru (Kenner, str. 34).

Kondenzátor má dva vývody, z nichž jeden je připojen k jeho přístupovému tranzistoru a druhý k zemi nebo V CC /2. V moderních DRAM je tento druhý případ běžnější, protože umožňuje rychlejší provoz. V moderních pamětech DRAM je pro uložení logické jednotky vyžadováno napětí +V CC /2 na kondenzátoru; a pro uložení logické nuly je zapotřebí napětí -V CC /2 na kondenzátoru. Elektrický náboj uložený v kondenzátoru se měří v coulombech . Pro logiku je náboj:, kde Q je náboj v coulombech a C je kapacita ve faradech . Logická nula má náboj: .

Čtení nebo zápis logiky vyžaduje, aby byla řádka slov přiváděna na napětí větší než součet V CC a prahového napětí (V TH ) přístupového tranzistoru . Toto napětí se nazývá V CC čerpané (V CCP ). Čas potřebný k vybití kondenzátoru tedy závisí na tom, jaká logická hodnota je v kondenzátoru uložena. Kondenzátor obsahující logiku se začne vybíjet, když je napětí na terminálu brány přístupového tranzistoru nad V CCP . Pokud kondenzátor obsahuje logickou nulu, začne se vybíjet, když je napětí terminálu brány nad V TH .

Konstrukce kondenzátoru

Až do poloviny 80. let byly kondenzátory v buňkách DRAM souběžné s přístupovým tranzistorem (byly konstruovány na povrchu substrátu), a proto byly označovány jako planární kondenzátory. Snaha o zvýšení hustoty a v menší míře výkonu vyžadovala hustší design. To bylo silně motivováno ekonomikou, což je hlavní faktor u zařízení DRAM, zejména u komoditních DRAM. Minimalizace oblasti buněk DRAM může produkovat hustší zařízení a snížit náklady na bit úložiště. Počínaje polovinou osmdesátých let byl kondenzátor přemístěn nad nebo pod křemíkový substrát, aby byly splněny tyto cíle. Buňky DRAM s kondenzátory nad substrátem se označují jako skládané nebo skládané deskové kondenzátory. Ty s kondenzátory zakopanými pod povrchem substrátu se označují jako zákopové kondenzátory. V roce 2000 byli výrobci ostře rozděleni podle typu kondenzátoru použitého v jejich DRAM a relativní cena a dlouhodobá škálovatelnost obou návrhů byly předmětem rozsáhlé diskuse. Většina pamětí DRAM od velkých výrobců, jako jsou Hynix , Micron Technology , Samsung Electronics, používá skládanou kondenzátorovou strukturu, zatímco menší výrobci, jako je Nanya Technology, používají strukturu zákopových kondenzátorů (Jacob, s. 355–357).

Kondenzátor ve schématu skládaného kondenzátoru je konstruován nad povrchem substrátu. Kondenzátor je vyroben z dielektrika oxid-nitrid-oxid (ONO) vloženého mezi dvě vrstvy polykřemičitých desek (horní deska je sdílena všemi buňkami DRAM v integrovaném obvodu) a jeho tvar může být obdélník, válec nebo nějaký další složitější tvar. Existují dvě základní variace skládaného kondenzátoru na základě jeho umístění vzhledem k bitové linii-kondenzátor nad bitovou linkou (COB) a kondenzátor pod bitovou linkou (CUB). V dřívější variantě je kondenzátor pod bitovou linkou, která je obvykle vyrobena z kovu, a bitová linie má polykřemičitý kontakt, který se rozprostírá směrem dolů, aby se připojil ke zdrojové svorce přístupového tranzistoru. V poslední variantě je kondenzátor konstruován nad bitovou linkou, která je téměř vždy vyrobena z polykřemičitanu, ale jinak je shodná s variantou COB. Výhodou varianty COB je snadnost výroby kontaktu mezi bitovou linkou a zdrojem přístupového tranzistoru, protože je fyzicky blízko povrchu substrátu. To však vyžaduje, aby byla aktivní oblast při pohledu shora rozložena pod úhlem 45 stupňů, což ztěžuje zajištění toho, aby se kontakt kondenzátoru nedotýkal bitové čáry. CUB buňky se tomu vyhýbají, ale trpí potížemi při vkládání kontaktů mezi bitové linie, protože velikost znaků tak blízko povrchu je na nebo blízko minimální velikosti vlastností technologické technologie (Kenner, s. 33–42).

Výkopový kondenzátor je konstruován leptáním hluboké díry do křemíkového substrátu. Objem substrátu obklopující otvor je poté silně dopován, aby se vytvořila zakopaná deska n + a snížil odpor. Vrstva dielektrika oxid-nitrid-oxid se pěstuje nebo nanáší a nakonec se otvor vyplní nanesením dopovaného polykřemičitanu, který tvoří horní desku kondenzátoru. Horní část kondenzátoru je připojena k odtokové svorce přístupového tranzistoru pomocí polysilikonového pásku (Kenner, s. 42–44). Poměr hloubky a šířky zákopového kondenzátoru v DRAM v polovině roku 2000 může překročit 50: 1 (Jacob, s. 357).

Příkopové kondenzátory mají mnoho výhod. Vzhledem k tomu, že kondenzátor je pohřben ve velké části substrátu místo toho, aby ležel na jeho povrchu, oblast, kterou zabírá, může být minimalizována na to, co je nutné k jeho připojení k odtokovému terminálu přístupového tranzistoru, aniž by se zmenšila velikost kondenzátoru, a tím i kapacita (Jacob, s. 356–357). Alternativně lze kapacitu zvýšit leptáním hlubší díry bez zvětšení povrchové plochy (Kenner, str. 44). Další výhodou příkopového kondenzátoru je, že jeho struktura je pod vrstvami kovového propojení, což jim umožňuje snadnější rovinnost, což umožňuje jeho integraci do logicky optimalizované technologické technologie, která má mnoho úrovní propojení nad substrátem . Skutečnost, že kondenzátor je pod logikou, znamená, že je konstruován dříve, než jsou tranzistory. To umožňuje vysokoteplotním procesům vyrábět kondenzátory, které by jinak zhoršovaly logické tranzistory a jejich výkon. Díky tomu jsou zákopové kondenzátory vhodné pro konstrukci vestavěné paměti DRAM (eDRAM) (Jacob, s. 357). Nevýhodou zákopových kondenzátorů jsou potíže se spolehlivou konstrukcí struktur kondenzátoru v hlubokých otvorech a s připojením kondenzátoru k odtokovému terminálu přístupového tranzistoru (Kenner, str. 44).

Historické návrhy buněk

Integrované obvody DRAM první generace (ty s kapacitami 1 kbit), z nichž první byl Intel 1103 , používaly buňku DRAM se třemi tranzistory a jedním kondenzátorem (3T1C). Ve druhé generaci požadavek na zvýšení hustoty vložením více bitů do dané oblasti nebo požadavek na snížení nákladů vložením stejného množství bitů do menší oblasti vedl k téměř univerzálnímu přijetí buňky 1T1C DRAM, ačkoli několik zařízení s kapacitami 4 a 16 kbit nadále používalo buňku 3T1C z důvodů výkonu (Kenner, s. 6). Tyto výkonnostní výhody zahrnovaly, nejvýznamněji, schopnost číst stav uložený kondenzátorem bez jeho vybití, čímž se vyhýbalo nutnosti zpětně zapisovat přečtené (nedestruktivní čtení). Druhá výhoda výkonu se týká buňky 3T1C, která má oddělené tranzistory pro čtení a zápis; řadič paměti může tuto funkci využít k provádění atomových čtení-úprav-zápisů, kde je hodnota čtena, upravována a poté zapsána zpět jako jediná nedělitelná operace (Jacob, s. 459).

Navrhované návrhy buněk

Buňka DRAM s jedním tranzistorem a nulovým kondenzátorem (1T) je tématem výzkumu od konce devadesátých let minulého století. 1T DRAM je jiný způsob konstrukce základní paměťové buňky DRAM, odlišný od klasické buňky DRAM s jedním tranzistorem/jedním kondenzátorem (1T/1C), která je také někdy označována jako „1T DRAM“, zejména ve srovnání s 3T a 4T DRAM, které nahradil v 70. letech minulého století.

V buňkách 1T DRAM je bit dat stále uložen v kapacitní oblasti řízené tranzistorem, ale tuto kapacitu již neposkytuje samostatný kondenzátor. 1T DRAM je design bitových buněk „bez kondenzátoru“, který ukládá data pomocí kapacity parazitního tělesa, která je inherentní křemíku na tranzistorech izolátoru (SOI) . Tento efekt plovoucího těla, který je považován za obtěžující logický design, lze použít pro ukládání dat. To dává buňkám 1T DRAM největší hustotu a umožňuje snadnější integraci s vysoce výkonnými logickými obvody, protože jsou konstruovány se stejnými technologickými technologiemi SOI.

Obnovení buněk zůstává nezbytné, ale na rozdíl od 1T1C DRAM jsou čtení v 1T DRAM nedestruktivní; uložený náboj způsobí detekovatelný posun prahového napětí tranzistoru. Z hlediska výkonu jsou přístupové doby výrazně lepší než DRAM na bázi kondenzátorů, ale o něco horší než SRAM. Existuje několik typů 1T DRAM: komerčně dostupná Z-RAM od Innovative Silicon, TTRAM od Renesas a A-RAM od konsorcia UGR / CNRS .

Pole struktury

Umístění uzlů úložišť s vlastním zarovnáním zjednodušuje proces výroby v moderní DRAM.

Buňky DRAM jsou rozmístěny v pravidelném obdélníkovém mřížkovém vzoru, který usnadňuje jejich ovládání a přístup prostřednictvím řádků slov a bitových čar. Fyzické rozložení buněk DRAM v poli je obvykle navrženo tak, aby dvě sousední buňky DRAM ve sloupci sdílely jeden kontakt bitové linky, aby se zmenšila jejich oblast. Oblast buňky DRAM je dána jako n F 2 , kde n je číslo odvozené z návrhu buňky DRAM a F je nejmenší velikost vlastností dané technologické technologie. Toto schéma umožňuje srovnání velikosti DRAM v různých generacích technologických technologií, protože oblast buněk DRAM se lineárně nebo téměř lineárně mění s ohledem na velikost funkce. Typická oblast pro moderní buňky DRAM se pohybuje mezi 6–8 F 2 .

Horizontální vodič, slovní linka, je připojen k terminálu brány každého přístupového tranzistoru v jeho řadě. Svislá bitová linka je připojena ke zdrojovému terminálu tranzistorů ve svém sloupci. Délka slovních a bitových linek je omezena. Délka řádku je omezena požadovaným výkonem pole, protože doba šíření signálu, který musí transponovat řádek, je určena časovou konstantou RC . Délka bitové linky je omezena její kapacitou (která se zvyšuje s délkou), která musí být udržována v rozsahu pro správné snímání (protože DRAM fungují snímáním náboje kondenzátoru uvolněného na bitovou linii). Délka bitové linky je také omezena množstvím provozního proudu, který může DRAM odebírat, a tím, jak lze energii rozptýlit, protože tyto dvě charakteristiky jsou do značné míry určeny nabíjením a vybíjením bitové linky.

Bitline architektura

Ke čtení stavu obsaženého v buňkách DRAM jsou zapotřebí zesilovače smyslu . Když je aktivován přístupový tranzistor, elektrický náboj v kondenzátoru je sdílen s bitovou linkou. Kapacita bitlinové linky je mnohem větší než kapacita kondenzátoru (přibližně desetkrát). Změna napětí bitline je tedy minuta. K vyřešení rozdílu napětí na úrovně určené logickým signalizačním systémem jsou zapotřebí zesilovače smyslu. Moderní DRAM používají diferenciální sense zesilovače a jsou doprovázeny požadavky na to, jak jsou konstruována pole DRAM. Diferenciální smyslové zesilovače fungují tak, že řídí jejich výstupy do opačných extrémů na základě relativního napětí na dvojicích bitových linek. Smyslové zesilovače fungují efektivně a efektivně pouze tehdy, jsou -li kapacita a napětí těchto párů bitových linek v těsné shodě. Kromě zajištění toho, že délky bitových linek a počet připojených buněk DRAM k nim připojených jsou stejné, se objevily dvě základní architektury pro návrh pole, které zajišťují požadavky na smyslové zesilovače: otevřená a skládaná pole bitových linek.

Otevřete pole bitových linek

Integrované obvody DRAM první generace (1 kbit) až do generace 64 kbit (a některých zařízení generace 256 kbit) měly otevřené architektury bitových polí. V těchto architekturách jsou bitové linie rozděleny do více segmentů a zesilovače diferenčního smyslu jsou umístěny mezi segmenty bitových linek. Vzhledem k tomu, že zesilovače smyslu jsou umístěny mezi segmenty bitových linek, je pro směrování jejich výstupů mimo pole nutná další vrstva propojení umístěná nad těmi, které byly použity ke konstrukci slovních linek a bitových linek.

Buňky DRAM, které jsou na okrajích pole, nemají sousední segmenty. Protože diferenciální snímací zesilovače vyžadují identickou kapacitu a délky bitových linek z obou segmentů, jsou k dispozici fiktivní segmenty bitových linek. Výhodou otevřeného pole bitových linek je menší oblast pole, i když tuto výhodu mírně snižují fiktivní segmenty bitových linií. Nevýhodou, která způsobila téměř zmizení této architektury, je inherentní zranitelnost vůči šumu , která ovlivňuje účinnost diferenciálních smyslových zesilovačů. Protože každý segment bitových linek nemá žádný prostorový vztah k druhému, je pravděpodobné, že by šum ovlivnil pouze jeden ze dvou segmentů bitových linek.

Skládaná pole bitových linek

Skládaná architektura bitových polí směruje bitové linky v párech v celém poli. Těsná blízkost spárovaných bitových linek poskytuje vynikající charakteristiky potlačení šumu ve společném režimu nad otevřenými poli bitových linek. Skládaná architektura bitových polí se začala objevovat v integrovaných obvodech DRAM v polovině 80. let, počínaje generací 256 kbit. Tato architektura je u moderních integrovaných obvodů DRAM oblíbená pro svou vynikající odolnost proti rušení.

Tato architektura se označuje jako skládaná, protože vychází z architektury otevřeného pole z pohledu schématu zapojení. Zdá se, že architektura skládaného pole odstraňuje buňky DRAM v alternativních párech (protože dvě buňky DRAM sdílejí jeden kontakt s bitovou linkou) ze sloupce, a poté přesune buňky DRAM ze sousedního sloupce do prázdných míst.

Místo, kde se zkroutí bitové linie zabírá další oblast. Aby se minimalizovala režie oblasti, inženýři vybírají nejjednodušší schéma zkroucení s minimální plochou, které je schopné snížit hluk pod stanovenou mez. Jak se technologická technologie zdokonaluje, aby se zmenšily minimální velikosti prvků, problém signálu od šumu se zhoršuje, protože vazba mezi sousedními kovovými dráty je nepřímo úměrná jejich rozteči. Použitá schémata skládání polí a kroucení bitových linek musí být složitější, aby byla zachována dostatečná redukce šumu. Témata současného výzkumu jsou schémata, která mají žádoucí charakteristiky odolnosti proti rušení pro minimální dopad v oblasti (Kenner, s. 37).

Budoucí architektury polí

Pokroky v procesní technologii by mohly vést k upřednostňování otevřených architektur bitových polí, pokud je schopna nabídnout lepší dlouhodobou efektivitu oblasti; protože architektury skládaných polí vyžadují stále složitější skládací schémata, aby odpovídaly jakémukoli pokroku v technologiích procesu. Aktivní oblastí výzkumu je vztah mezi technologiemi procesů, architekturou pole a efektivitou oblasti.

Redundance řádků a sloupců

První integrované obvody DRAM neměly žádnou redundanci. Integrovaný obvod s vadným článkem DRAM by byl vyřazen. Počínaje generací 64 kbitů pole DRAM obsahují náhradní řádky a sloupce pro zlepšení výnosů. Náhradní řádky a sloupce poskytují toleranci drobných výrobních vad, které způsobily nefunkčnost malého počtu řádků nebo sloupců. Vadné řádky a sloupce jsou fyzicky odpojeny od zbytku pole spuštěním programovatelné pojistky nebo přerušením drátu laserem. Náhradní řádky nebo sloupce jsou nahrazeny logikou přemapování v dekodérech řádků a sloupců (Jacob, s. 358–361).

Detekce a opravy chyb

Elektrické nebo magnetické rušení uvnitř počítačového systému může způsobit, že se jeden bit DRAM samovolně převrátí do opačného stavu. Většina jednorázových („ měkkých “) chyb v čipech DRAM se vyskytuje v důsledku radiace pozadí , zejména neutronů ze sekundárních kosmických paprsků , které mohou měnit obsah jedné nebo více paměťových buněk nebo zasahovat do obvodů používaných ke čtení/ napište je.

Problém lze zmírnit použitím nadbytečných paměťových bitů a dalších obvodů, které tyto bity používají k detekci a opravě měkkých chyb. Ve většině případů provádí detekci a opravu paměťový řadič ; někdy je požadovaná logika transparentně implementována do čipů nebo modulů DRAM, což umožňuje funkci paměti ECC pro systémy, které jinak nejsou kompatibilní s ECC. Extra paměťové bity se používají k záznamu parity a k umožnění rekonstrukce chybějících dat pomocí kódu pro opravu chyb (ECC). Parita umožňuje detekci všech jednobitových chyb (ve skutečnosti libovolný lichý počet chybných bitů). Nejběžnější kód pro opravu chyb, kód SECDED Hamming , umožňuje opravu jednobitové chyby a v obvyklé konfiguraci s extra paritním bitem dvojité bitové chyby.

Nedávné studie uvádějí široce se měnící chybovost s rozdílem přes sedm řádů, v rozmezí od 10 −10 −10 −17 chyby/bit · h , zhruba jedna bitová chyba za hodinu, na gigabajt paměti až jedna bitová chyba za století, za gigabajt paměti. Schroeder a kol. Studie z roku 2009 hlásila 32% pravděpodobnost, že daný počítač v jejich studii bude trpět alespoň jednou opravitelnou chybou za rok, a poskytl důkaz, že většina takových chyb je občasná spíše tvrdá než měkká chyba. Studie z roku 2010 na univerzitě v Rochesteru také poskytla důkaz, že podstatná část chyb v paměti jsou občasné tvrdé chyby. Rozsáhlé studie o hlavní paměti non-ECC u počítačů a notebooků naznačují, že nezjištěné chyby paměti jsou příčinou značného počtu selhání systému: studie uvádí šanci 1 v 1700 na 1,5% testované paměti (extrapolace na přibližně 26% šance na celkovou paměť), že by počítač měl chybu paměti každých osm měsíců.

Bezpečnostní

Remanence dat

Ačkoli je dynamická paměť specifikována a je zaručeno, že zachová svůj obsah při napájení a obnovuje se každé krátké časové období (často 64 ms ), kondenzátory paměťových buněk si často uchovávají své hodnoty podstatně delší dobu, zejména při nízkých teplotách. Za určitých podmínek lze většinu dat v paměti DRAM obnovit, i když nebyla obnovena několik minut.

Tuto vlastnost lze použít k obejití zabezpečení a obnovení dat uložených v hlavní paměti, u nichž se předpokládá, že budou zničeny při vypnutí. Počítač bylo možné rychle restartovat a přečíst obsah hlavní paměti; nebo odebráním paměťových modulů počítače, jejich ochlazením, aby se prodloužila remanence dat, a jejich přenesením do jiného počítače ke čtení. Takový útok byl předveden s cílem obejít populární šifrovací systémy disků, jako je open source TrueCrypt , Microsoft BitLocker Drive Encryption a Apple 's FileVault . Tento typ útoku proti počítači se často nazývá útok za studena .

Poškození paměti

Dynamická paměť podle definice vyžaduje pravidelné aktualizace. Čtení dynamické paměti je navíc destruktivní operace, která vyžaduje dobití paměťových buněk v přečteném řádku. Pokud jsou tyto procesy nedokonalé, operace čtení může způsobit měkké chyby . Zejména existuje riziko, že mezi blízkými buňkami může uniknout nějaký náboj, což způsobí, že aktualizace nebo čtení jedné řady způsobí chybu rušení v sousední nebo dokonce blízké řadě. Povědomí o poruchových chybách sahá až do první komerčně dostupné DRAM na začátku 70. let ( Intel 1103 ). Navzdory technikám zmírňování, které používají výrobci, komerční výzkumníci v analýze z roku 2014 prokázali, že komerčně dostupné čipy DDR3 DRAM vyrobené v letech 2012 a 2013 jsou náchylné na chyby rušení. Přidružený vedlejší účinek, který vedl k pozorovaným bitovým převratům, byl nazván řadové kladivo .

Obal

Paměťový modul

Dynamické integrované obvody RAM jsou obvykle baleny ve tvarovaných epoxidových pouzdrech s vnitřním rámečkem pro propojení mezi silikonovou matricí a svody balíku. Původní design IBM PC používal integrované obvody zabalené v duálních řadových balících , pájené přímo na základní desku nebo namontované v zásuvkách. Jak hustota paměti raketově rostla, balíček DIP již nebyl praktický. Pro pohodlí při manipulaci lze na jeden paměťový modul namontovat několik dynamických integrovaných obvodů RAM, což umožňuje instalaci 16bitové, 32bitové nebo 64bitové široké paměti do jedné jednotky, aniž by instalační technik musel vložit více jednotlivých integrované obvody. Paměťové moduly mohou obsahovat další zařízení pro kontrolu parity nebo opravu chyb. Během vývoje stolních počítačů bylo vyvinuto několik standardizovaných typů paměťových modulů. Přenosné počítače, herní konzole a specializovaná zařízení mohou mít vlastní formáty paměťových modulů, které nelze zaměňovat se standardními částmi stolních počítačů z důvodu balení nebo z vlastnických důvodů.

Vestavěný

DRAM, která je integrována do integrovaného obvodu navrženého logicky optimalizovaným procesem (například integrovaný obvod specifický pro aplikaci , mikroprocesor nebo celý systém na čipu ), se nazývá vestavěná DRAM (eDRAM). Vestavěná paměť DRAM vyžaduje návrhy buněk DRAM, které lze vyrobit, aniž by to bránilo výrobě rychle se přepínajících tranzistorů používaných ve vysoce výkonné logice, a modifikaci základní logicky optimalizované procesní technologie tak, aby vyhovovala procesním krokům potřebným k budování struktur buněk DRAM.

Verze

Protože základní buňka a pole DRAM si po mnoho let zachovávají stejnou základní strukturu, typy DRAM se vyznačují především mnoha různými rozhraními pro komunikaci s DRAM čipy.

Asynchronní DRAM

Prvním používaným typem DRAM byla původní DRAM, nyní známá pod retronymemasynchronní DRAM “. Od svého vzniku na konci šedesátých let minulého století byl ve výpočetní technice běžný až do doby kolem roku 1997, kdy byl většinou nahrazen synchronním DRAM . V současné době je výroba asynchronní RAM poměrně vzácná.

Principy činnosti

Asynchronní čip DRAM má připojení k napájení, určitý počet adresních vstupů (obvykle 12) a několik (obvykle jeden nebo čtyři) obousměrných datových linek. K dispozici jsou čtyři ovládací signály aktivní-nízká :

  • RAS , strobo adresy řádků. Adresní vstupy jsou zachyceny na sestupné hraně RAS a vyberte řádek, který chcete otevřít. Řada je otevřená, dokud je RAS nízká.
  • CAS , stroboskop adresy sloupce. Adresní vstupy jsou zachyceny na sestupné hraně CAS a vyberte sloupec z aktuálně otevřeného řádku pro čtení nebo zápis.
  • WE , Write Enable. Tento signál určuje, zda daná sestupná hrana CAS je čtení (je -li vysoké) nebo zápis (je -li nízké). Pokud je nízká, datové vstupy jsou také zachyceny na sestupné hraně CAS .
  • OE , výstup povolen. Toto je další signál, který řídí výstup na datové I/O piny. Datové piny jsou řízeny čipem DRAM, pokud jsou RAS a CAS nízké, WE je vysoká a OE je nízká. V mnoha aplikacích může být OE trvale připojen nízko (výstup vždy povolen), ale může to být užitečné při paralelním připojení více paměťových čipů.

Toto rozhraní poskytuje přímou kontrolu nad interním časováním. Když je RAS spuštěn nízko, cyklus CAS se nesmí pokoušet, dokud zesilovače snímání nezaznamenají stav paměti a RAS nesmí být vráceny vysoko, dokud nebudou obnoveny paměťové buňky. Když je RAS poháněn vysoko, musí být držen dostatečně dlouho, aby se dokončilo nabíjení.

Přestože je DRAM asynchronní, signály jsou obvykle generovány taktovaným řadičem paměti, což omezuje jejich časování na násobky hodinového cyklu řadiče.

Obnovit pouze RAS

Klasický asynchronní DRAM se obnovuje postupným otevíráním každého řádku.

Cykly obnovy jsou rozloženy do celého intervalu aktualizace takovým způsobem, aby se všechny řádky aktualizovaly v požadovaném intervalu. Chcete -li aktualizovat jeden řádek paměťového pole pomocí RAS only refresh (ROR), musí dojít k následujícím krokům:

  1. Adresa řádku řádku, který se má aktualizovat, musí být použita na vstupních pinech adresy.
  2. RAS musí přepnout z vysoké na nízkou. CAS musí zůstat vysoký.
  3. Na konci požadovaného času se musí RAS vrátit vysoko.

To lze provést zadáním adresy řádku a pulzním nízkým RAS ; není nutné provádět žádné CAS cykly. K postupnému procházení adres řádků je potřeba externí čítač.

CAS před obnovením RAS

Pro pohodlí bylo počítadlo rychle začleněno do samotných čipů DRAM. Pokud je linka CAS vedena nízko před RAS (obvykle nezákonná operace), pak DRAM ignoruje vstupy adresy a pomocí interního čítače vybere řádek, který se má otevřít. Toto je známé jako CAS -before- RAS (CBR) refresh. Toto se stalo standardní formou obnovy pro asynchronní DRAM a je to jediná forma, která se obecně používá u SDRAM.

Skryté obnovení

Vzhledem k podpoře CAS -before- RAS refresh je možné dassertovat RAS, zatímco CAS drží nízko, aby byl zachován výstup dat. Pokud je RAS poté znovu uplatněn, provede se obnovovací cyklus CBR, zatímco výstupy DRAM zůstanou v platnosti. Protože výstup dat není přerušen, toto je známé jako skrytá aktualizace .

Režim stránky DRAM

Režim stránky DRAM je menší modifikací rozhraní IC DRAM první generace, která zlepšila výkon čtení a zápisu do řádku tím, že se vyhnula neefektivnosti přednabíjení a opakovaného otevírání stejného řádku pro přístup k jinému sloupci. V režimu DRAM stránky, poté, co byl řádek otevřen podržením RAS nízko, mohl být řádek ponechán otevřený a bylo možné provádět více čtení nebo zápisů do kteréhokoli ze sloupců v řádku. Každý přístup ke sloupcům byl zahájen uplatněním CAS a předložením adresy sloupce. Pro čtení se po zpoždění ( t CAC ) objeví platná data na datových výstupních pinech, které byly drženy při vysoké hodnotě Z před objevením platných dat. U zápisů bude signál povolení zápisu a data zápisu prezentován společně s adresou sloupce.

Režim stránky DRAM byl později vylepšen malou úpravou, která dále snížila latenci. DRAM s tímto vylepšením se nazývaly rychlé paměti DRAM ( FPM DRAM ). V režimu stránky DRAM byl CAS zadán před zadáním adresy sloupce. V FPM DRAM bylo možné zadat adresu sloupce, zatímco CAS byl stále zrušen. Adresa sloupce se šířila datovou cestou adresy sloupce, ale nevydávala data na datových pinech, dokud nebyl uplatněn CAS . Před tvrzením CAS byly datové piny drženy při vysoké Z. FPM DRAM snížila latenci t CAC . Rychlý režim DRAM byl představen v roce 1986 a byl používán s procesorem Intel 80486.

Statický sloupec je variantou rychlého režimu stránky, ve kterém není nutné ukládat adresu sloupce, ale místo toho lze vstupy adres změnit s nízkou hodnotou CAS a výstup dat bude odpovídajícím způsobem aktualizován o několik nanosekund později.

Režim Nibble je další variantou, ve které lze přistupovat ke čtyřem sekvenčním umístěním v řadě pomocí čtyř po sobě jdoucích pulzů CAS . Rozdíl od normálního režimu stránky je v tom, že vstupy adres nejsou použity pro druhý až čtvrtý okraj CAS ; jsou generovány interně počínaje adresou zadanou pro první CAS hranu.

Rozšířený datový výstup DRAM
Dvojice 32  MB modulů EDO DRAM

Rozšířený datový výstup DRAM (EDO DRAM) byl vynalezen a patentován v 90. letech společností Micron Technology, která poté licencovala technologii mnoha dalším výrobcům pamětí. EDO RAM, někdy označovaná jako DRAM s povoleným režimem Hyper Page, je podobná paměti DRAM s rychlým režimem stránky s další funkcí, že lze spustit nový přístupový cyklus, přičemž výstup dat z předchozího cyklu zůstane aktivní. To umožňuje určité množství překrývání v provozu (potrubí), což umožňuje poněkud vylepšený výkon. Je až o 30% rychlejší než FPM DRAM, který začal nahrazovat v roce 1995, kdy Intel představil čipovou sadu 430FX s podporou EDO DRAM. Bez ohledu na zvýšení výkonu lze FPM a EDO SIMM používat zaměnitelně v mnoha (ale ne ve všech) aplikacích.

Abychom byli přesní, EDO DRAM zahájí výstup dat na sestupné hraně CAS , ale nezastaví výstup, když CAS znovu stoupne. Drží výstup platný (čímž se prodlužuje čas výstupu dat), dokud není RAS zrušen, nebo než nová hraniční CAS vybere jinou adresu sloupce.

Jednocyklový EDO má schopnost provést kompletní paměťovou transakci v jednom hodinovém cyklu. Jinak každý sekvenční přístup do paměti RAM na stejné stránce trvá dva hodinové cykly místo tří, jakmile byla stránka vybrána. Výkon a možnosti EDO mu umožnily poněkud nahradit tehdy pomalé L2 cache PC. To vytvořilo příležitost snížit obrovskou ztrátu výkonu spojenou s nedostatkem mezipaměti L2 a současně zlevnit stavbu systémů. To bylo také dobré pro notebooky kvůli problémům s omezeným tvarovým faktorem a omezením výdrže baterie. Systém EDO s mezipamětí L2 byl hmatatelně rychlejší než starší kombinace FPM/L2.

Jednokruhové EDO DRAM se na grafických kartách stalo velmi populární na konci devadesátých let. Byly to velmi nízké náklady, ale výkon byl téměř stejně účinný jako mnohem nákladnější VRAM.

Burst EDO DRAM

Evoluce EDO DRAM, burst EDO DRAM (BEDO DRAM), by mohla zpracovat čtyři paměťové adresy v jedné sérii , maximálně 5‐1‐1‐1 , což ušetří další tři hodiny nad optimálně navrženou EDO pamětí. To bylo provedeno přidáním čítače adres na čip, aby bylo možné sledovat další adresu. Společnost BEDO také přidala fázi potrubí, která umožňuje rozdělení cyklu přístupu na stránky na dvě části. Během operace čtení z paměti první část přistupovala k datům z paměťového pole do koncového stupně (druhá západka). Druhá část řídila datovou sběrnici z této západky na příslušné logické úrovni. Protože jsou data již ve výstupní vyrovnávací paměti, je dosaženo rychlejší přístupové doby (až 50% u velkých datových bloků) než u tradičního EDO.

Ačkoli BEDO DRAM vykazoval další optimalizaci oproti EDO, v době, kdy byl trh k dispozici, učinil významnou investici do synchronního DRAM neboli SDRAM [1] . I když BEDO RAM byla v některých ohledech lepší než SDRAM, tato technologie rychle vytlačila BEDO.

Synchronní dynamická RAM

Synchronní dynamická paměť RAM (SDRAM) výrazně reviduje rozhraní asynchronní paměti a přidává řádek s hodinami (a povolením hodin). Všechny ostatní signály jsou přijímány na stoupající hraně hodin.

K RAS a CAS vstupy již působí jako blesky, ale jsou místo toho, spolu s / WE, část 3-bitového povelu:

Souhrn příkazů SDRAM
CS RAS CAS MY Adresa Příkaz
H X X X X Blokování příkazů (žádná operace)
L H H H X Žádná operace
L H H L X Burst Terminate: zastavení probíhající série čtení nebo zápisu.
L H L H Sloupec Číst z aktuálně aktivního řádku.
L H L L Sloupec Zapisovat do aktuálně aktivního řádku.
L L H H Řádek Aktivujte řádek pro čtení a zápis.
L L H L X Nabijte (deaktivujte) aktuální řádek.
L L L H X Automatické obnovení: obnovte jeden řádek každé banky pomocí interního čítače.
L L L L Režim Zátěžový registr: adresová sběrnice určuje provozní režim DRAM.

Funkce linky OE je rozšířena na bajtový signál „DQM“, který kromě výstupu dat (čtení) ovládá vstup dat (zápisy). To umožňuje, aby DRAM čipy byly širší než 8 bitů a přitom stále podporovaly zápisy byte-granularity.

Mnoho parametrů časování zůstává pod kontrolou řadiče DRAM. Mezi aktivovaným řádkem a příkazem ke čtení nebo zápisu musí například uplynout minimální čas. Do samotného čipu SDRAM je třeba naprogramovat jeden důležitý parametr, a to CAS latenci . Toto je počet hodinových cyklů povolených pro vnitřní operace mezi příkazem pro čtení a prvním datovým slovem, které se objeví na datové sběrnici. K přenosu této hodnoty na čip SDRAM slouží příkaz „Load mode register“. Mezi další konfigurovatelné parametry patří délka sekvencí čtení a zápisu, tj. Počet přenesených slov na příkaz čtení nebo zápisu.

Nejvýznamnější změnou a hlavním důvodem, proč SDRAM nahradil asynchronní RAM, je podpora více interních bank uvnitř čipu DRAM. Pomocí několika bitů „adresy banky“, které doprovázejí každý příkaz, lze aktivovat druhou banku a začít číst data, zatímco probíhá čtení z první banky . Střídáním bank může zařízení SDRAM udržovat datovou sběrnici nepřetržitě zaneprázdněnou způsobem, který asynchronní DRAM nemůže.

Synchronní DRAM s jednou přenosovou rychlostí

Jednotná datová rychlost SDRAM (SDR SDRAM nebo SDR) je původní generací SDRAM; provedl jediný přenos dat za hodinový cyklus.

Synchronní DRAM s dvojnásobnou přenosovou rychlostí

Die balíčku Samsung DDR-SDRAM 64MBit

Dvojitý datový tok SDRAM (DDR SDRAM nebo DDR) byl pozdějším vývojem SDRAM, používaného v paměti PC počínaje rokem 2000. Následující verze jsou číslovány postupně ( DDR2 , DDR3 atd.). DDR SDRAM interně provádí přístupy s dvojnásobnou šířkou při hodinové rychlosti a používá rozhraní s dvojitou datovou rychlostí k přenosu jedné poloviny na každou hranu hodin. DDR2 a DDR3 zvýšily tento faktor na 4 ×, respektive 8 ×, přičemž poskytují 4slovné a 8slovné shluky během 2 a 4 hodinových cyklů. Interní přístupová rychlost je většinou beze změny (200 milionů za sekundu pro paměti DDR-400, DDR2-800 a DDR3-1600), ale každý přístup přenáší více dat.

Přímý Rambus DRAM

Direct RAMBUS DRAM ( DRDRAM ) byl vyvinut společností Rambus. Nejprve podporován na základních deskách v roce 1999, měl se stát průmyslovým standardem, ale byl překonán DDR SDRAM , takže byl do roku 2003 technicky zastaralý.

DRAM se sníženou latencí

Reduced Latency DRAM (RLDRAM) je SDRAM s vysokým výkonem s dvojitou přenosovou rychlostí (DDR), který kombinuje rychlý, náhodný přístup s velkou šířkou pásma, určený především pro síťové a mezipaměťové aplikace.

Grafická RAM

Grafické paměti RAM jsou asynchronní a synchronní paměti DRAM určené pro úlohy související s grafikou, jako je texturová paměť a framebuffery , které se nacházejí na grafických kartách .

Video DRAM

Video DRAM (VRAM) je varianta DRAM se dvěma porty, která byla kdysi běžně používána k ukládání vyrovnávací paměti rámců do některých grafických adaptérů .

Okenní DRAM

Window DRAM (WRAM) je varianta VRAM, která byla kdysi používána v grafických adaptérech, jako jsou Matrox Millennium a ATI 3D Rage Pro . WRAM byl navržen tak, aby fungoval lépe a stál méně než VRAM. WRAM nabídl až o 25% větší šířku pásma než VRAM a zrychlil běžně používané grafické operace, jako je kreslení textu a výplně bloků.

Multibank DRAM

Multibank DRAM (MDRAM) je typ specializované paměti DRAM vyvinuté společností MoSys. Je konstruován z malých paměťových bank o 256 kB , které jsou provozovány v prokládaným způsobem, poskytující šířky pásma jsou vhodné pro grafické karty s nižšími náklady na paměti, jako SRAM . MDRAM také umožňuje operace dvěma bankám v jednom hodinovém cyklu, což umožňuje více souběžných přístupů, pokud byly přístupy nezávislé. Paměť MDRAM byla primárně používána v grafických kartách, jako jsou karty s čipovými sadami Tseng Labs ET6x00. Desky založené na této čipové sadě měly často neobvyklou kapacitu 2,25 MB, protože schopnost MDRAM se s takovými kapacitami implementovala snadněji. Grafická karta s 2,25 MB paměti MDRAM měla dostatek paměti, aby poskytovala 24bitové barvy v rozlišení 1024 × 768-v té době velmi populární nastavení.

Synchronní grafická paměť RAM

Synchronous graphics RAM (SGRAM) je specializovaná forma SDRAM pro grafické adaptéry. Přidává funkce, jako je maskování bitů (zápis do zadané bitové roviny bez ovlivnění ostatních) a blokové zápisy (vyplnění bloku paměti jedinou barvou). Na rozdíl od VRAM a WRAM je SGRAM s jedním portem. Může však otevřít dvě stránky paměti najednou, což simuluje povahu dvou portů jiných technologií video RAM.

Grafický dvojnásobný datový tok SDRAM

Balíček 512 MBit Qimonda GDDR3 SDRAM
Uvnitř balíčku Samsung GDDR3 256 MBit

Grafický dvojnásobný datový tok SDRAM je typ specializované DDR SDRAM určené k použití jako hlavní paměť grafických procesorových jednotek (GPU). GDDR SDRAM se liší od komoditních typů DDR SDRAM, jako je DDR3, přestože sdílejí některé základní technologie. Jejich primární charakteristikou jsou vyšší taktovací frekvence jak pro jádro DRAM, tak pro I/O rozhraní, které poskytuje větší šířku pásma paměti pro GPU. Od roku 2020 existuje sedm po sobě následujících generací GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 a GDDR6X .

Pseudostatická RAM

1 Mbit vysokorychlostní CMOS pseudo statická RAM, výrobce Toshiba

Pseudostatická RAM (PSRAM nebo PSDRAM) je dynamická RAM s integrovanými obvody pro aktualizaci a řízení adresy, aby se chovala podobně jako statická RAM (SRAM). Kombinuje vysokou hustotu DRAM se snadným použitím skutečného SRAM. PSRAM (provedené Numonyx ) je používán v Apple iPhone a další vestavěné systémy, jako XFlar Platform.

Některé komponenty DRAM mají „režim automatické obnovy“. I když to zahrnuje velkou část stejné logiky, která je potřebná pro pseudo-statický provoz, tento režim je často ekvivalentní pohotovostnímu režimu. Je poskytován především proto, aby systému umožnil pozastavit provoz jeho řadiče DRAM, aby se ušetřila energie, aniž by došlo ke ztrátě dat uložených v paměti DRAM, než aby umožnil provoz bez samostatného řadiče DRAM, jako je tomu v případě PSRAM.

Vložené varianta PSRAM prodal MoSys pod názvem 1T-SRAM . Je to sada malých bank DRAM s mezipamětí SRAM vpředu, aby se chovala podobně jako SRAM. Používá se v herních konzolích Nintendo GameCube a Wii .

Viz také

Reference

Další čtení

externí odkazy