LPDDR - LPDDR

Mobilní DDR: Samsung K4X2G323PD-8GD8

LPDDR , zkratka pro Low Power Power Double Data Rate , také známá jako LPDDR SDRAM , je typ synchronní dynamické paměti s náhodným přístupem, která spotřebovává méně energie a je určena pro mobilní počítače . Starší varianty jsou také známé jako Mobile DDR a zkráceně jako mDDR.

Moderní LPDDR SDRAM se liší od DDR SDRAM , s různými rozdíly, díky nimž je technologie vhodnější pro mobilní aplikace.

Technologické standardy LPDDR jsou vyvíjeny nezávisle na standardech DDR, přičemž například LPDDR4X a dokonce LPDDR5 jsou implementovány před DDR5 SDRAM a nabízejí mnohem vyšší přenosové rychlosti než DDR4 SDRAM .

Šířka autobusu

Vlastnosti různých generací LP-DDR
LP-DDR 1 1E 2 2E 3 3E 4 4X 5 5X
Maximální hustota 32 bitů 64 bitů 64 bitů 32 bitů 32 bitů
Takt paměti (MHz) 200 266,7 200 266,7 200 266,7 200 266,7 400 533
Velikost předběžného načtení 2 n 4 n 8 n 16 n
Hustoty paměti 64 Mb

8 Gb

1 Gb

32 Gb

4 Gb

32 Gb

4 Gb

32 Gb

Taktovací frekvence sběrnice I/O (MHz) 200 266,7 400 533,3 800 1067 1600 2133 3200 4267
Rychlost přenosu dat ( DDR ) (MT/s) 400 533,3 800 1067 1600 2133 3200 4267 6400 8533
Napájecí napětí 1,8 V 1,2, 1,8 V 1,2, 1,8 V 1,1, 1,8 V 0,6, 1,1, 1,8 V 0,5, 1,05, 1,8 V 0,5, 1,05, 1,8 V
Sběrnice příkazů/adres 19 bitů, SDR 10 bitů, DDR 6 bitů, SDR 7 bitů, DDR

Na rozdíl od standardního SDRAM, používaného u stacionárních zařízení a notebooků a obvykle připojeného přes 64bitovou paměťovou sběrnici, LPDDR také umožňuje 16- nebo 32bitové široké kanály.

Verze „E“ označují vylepšené verze specifikací. Formalizují přetaktování paměťového pole až na 266,7 MHz pro zvýšení výkonu o 33%. Paměťové moduly implementující tyto vyšší frekvence se používají v Apple MacBookech a herních noteboocích.

Stejně jako u standardních SDRAM většina generací zdvojnásobuje velikost interního načítání a rychlost externího přenosu. (Výjimkou jsou DDR-4 a LPDDR-5.)

Generace

LPDDR (1)

Původní nízkoenergetická DDR (někdy zpětně nazývaná LPDDR1 ) je mírně upravenou formou DDR SDRAM s několika změnami ke snížení celkové spotřeby energie.

Nejdůležitější je, že napájecí napětí je sníženo z 2,5 na 1,8 V. Další úspory plynou z teplotně kompenzovaného obnovení (DRAM vyžaduje obnovování méně často při nízkých teplotách), částečného automatického obnovení pole a režimu „hlubokého vypnutí“, který obětuje veškerou paměť obsah. Čipy jsou navíc menší a využívají méně místa na desce než jejich nepohyblivé ekvivalenty. Samsung a Micron jsou dva z hlavních poskytovatelů této technologie, která se používá ve formě tablet a telefon zařízení, jako jsou iPhone 3GS , původní iPad , Samsung Galaxy Tab 7.0 a Motorola Droid X .

LPDDR2

4 Gbitový LPDDR2 čip Samsung K4P4G154EC-FGC1

Nový standard JEDEC JESD209-2E definuje dramaticky revidované rozhraní DDR s nízkým výkonem. Není kompatibilní s DDR1 ani DDR2 SDRAM , ale může pojmout buď:

  • LPDDR2-S2: 2 n prefetch paměti (jako DDR1),
  • LPDDR2-S4: 4 n prefetch paměti (jako DDR2), popř
  • LPDDR2-N: energeticky nezávislá ( NAND flash ) paměť.

Stavy nízké spotřeby jsou podobné základním LPDDR, s některými dalšími možnostmi částečného obnovení pole.

Parametry časování jsou specifikovány pro LPDDR-200 až LPDDR-1066 (taktovací frekvence 100 až 533 MHz).

LPDDR2 pracuje při 1,2 V a multiplexuje řídicí a adresní linky na 10bitovou sběrnici CA s dvojitou datovou rychlostí . Příkazy jsou podobné jako u běžných SDRAM , s výjimkou opětovného přiřazení operačních kódů precharge a burst terminate:

Kódování příkazů LPDDR2/LPDDR3
CK CA0
( RAS )
CA1
( CAS )
CA2
( WE )
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Úkon
H H H - NOP
-
H H L H H - Nabijte všechny banky
-
H H L H L - BA0 BA1 BA2 Nabijte jednu banku
-
H H L H A30 A31 A32 BA0 BA1 BA2 Preactive
(pouze LPDDR2-N)
A20 A21 A22 A23 A24 A25 A26 A27 A28 A29
H H L L - Série je ukončena
-
H L H Rezervováno C1 C2 BA0 BA1 BA2 Číst
(AP = auto-precharge)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
H L L Rezervováno C1 C2 BA0 BA1 BA2 Zápis
(AP = auto-precharge)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L H R8 R9 R10 R11 R12 BA0 BA1 BA2 Aktivovat
(R0–14 = adresa řádku)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L H A15 A16 A17 A18 A19 BA0 BA1 BA2 Aktivovat
(pouze LPDDR2-N)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L H H - Obnovit všechny banky
(pouze LPDDR2-Sx)
-
L L H L - Obnovit jednu banku
(řešení každý s každým)
-
L L L H MA0 MA1 MA2 MA3 MA4 MA5 Čtení registru režimu
(MA0–7 = adresa)
MA6 MA7 -
L L L L MA0 MA1 MA2 MA3 MA4 MA5 Režim zápisu registru
(OP0–7 = Data)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Bit adresy C0 sloupce se nikdy nepřenáší a předpokládá se, že je nula. Sériové převody tak vždy začínají na sudých adresách.

LPDDR2 má také aktivní a nízký výběr čipu (když je vysoký, vše je NOP) a taktovací signál CKE, který funguje jako SDRAM. Stejně jako SDRAM, příkaz odeslaný v cyklu, kdy je CKE nejprve vyřazen, vybírá stav vypnutí:

  • Pokud je čip aktivní, zamrzne na místě.
  • Pokud je příkaz NOP ( CS low nebo CA0–2 = HHH), čip je nečinný.
  • Pokud je příkazem příkaz aktualizace (CA0–2 = LLH), přejde čip do stavu automatické obnovy.
  • Pokud je příkazem burst terminate (CA0–2 = HHL), přejde čip do stavu hlubokého vypnutí. (Při odchodu je vyžadována úplná sekvence resetování.)

Registry režimů byly výrazně rozšířeny ve srovnání s konvenční pamětí SDRAM, s 8bitovým adresním prostorem a schopností je číst zpět. Přestože je paměť EEPROM detekována menší než sériová přítomnost , je zahrnuto dostatečné množství informací, které ji eliminují.

Zařízení S2 menší než 4  Gbit a zařízení S4 menší než 1 Gbit mají pouze čtyři banky. Ignorují signál BA2 a nepodporují aktualizaci podle banky.

Energeticky nezávislá paměťová zařízení nepoužívají příkazy pro aktualizaci a znovu přiřadí příkazu precharge k přenosu bitů adresy A20 a výše. Bity nižšího řádu (A19 a nižší) jsou přenášeny následujícím příkazem Activate. Tím se vybraný řádek přenese z paměťového pole do jedné ze 4 nebo 8 (vybraných BA bity) datových vyrovnávacích pamětí, kde je lze přečíst příkazem Číst. Na rozdíl od DRAM nejsou bity adresy banky součástí adresy paměti; libovolnou adresu lze přenést do libovolné vyrovnávací paměti řádků. V závislosti na typu paměti může být vyrovnávací paměť řádkových dat od 32 do 4096 bajtů. Řádky větší než 32 bajtů ignorují některé bitové adresy nižšího řádu v příkazu Aktivovat. Řádky menší než 4096 bajtů ignorují některé bity adres vyššího řádu v příkazu Číst.

Energeticky nezávislá paměť nepodporuje příkaz Zápis do vyrovnávacích pamětí řádků. Řada řídicích registrů ve speciální oblasti adres spíše podporuje příkazy Číst a Zapis, které lze použít k vymazání a programování paměťového pole.

LPDDR3

V květnu 2012 vydal JEDEC standard JESD209-3 Low Power Memory Device Standard. Ve srovnání s LPDDR2 nabízí LPDDR3 vyšší přenosovou rychlost, větší šířku pásma a energetickou účinnost a vyšší hustotu paměti. LPDDR3 dosahuje rychlosti přenosu dat 1 600 MT/s a využívá klíčové nové technologie: vyrovnávání zápisu a školení příkazů/adres, volitelné ukončení na rozhraní (ODT) a kapacitu I/O. LPDDR3 podporuje oba typy balíčků na balíčku (PoP) i diskrétní.

Kódování příkazů je identické s LPDDR2 pomocí 10bitové sběrnice CA s dvojitou datovou rychlostí. Standard však specifikuje pouze 8 n -prefetch DRAM a nezahrnuje příkazy paměti flash.

Mezi produkty využívající LPDDR3 patří MacBook Air 2013, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) a Microsoft Surface Pro 3 . LPDDR3 se stal hlavním proudem v roce 2013 a běží na 800 MHz DDR (1600 MT/s) a nabízí šířku pásma srovnatelnou s pamětí notebooku PC3-12800 v roce 2011 (šířka pásma 12,8 GB/s). K dosažení této šířky pásma musí řadič implementovat dvoukanálovou paměť. To je například případ Exynos 5 Dual a 5 Octa.

„Vylepšená“ verze specifikace s názvem LPDDR3e zvyšuje rychlost přenosu dat na 2133 MT/s. Společnost Samsung Electronics představila první 4  gigabitové moduly LPDDR3 třídy 20 nm schopné přenášet data rychlostí až 2 133 MT/s, což je více než dvojnásobek výkonu staršího LPDDR2, který je schopen dosahovat pouze 800 MT/s. Různé SoC od různých výrobců také nativně podporují 800 MHz LPDDR3 RAM. Taková zahrnují hledík 600 a 800 od Qualcomm , stejně jako některé SoC od Exynos a Allwinner série.

LPDDR4

Dne 14. března 2012 uspořádal JEDEC konferenci, jejímž cílem bylo prozkoumat, jak budoucí požadavky na mobilní zařízení podpoří nadcházející standardy, jako je LPDDR4. Dne 30. prosince 2013 společnost Samsung oznámila, že vyvinula první 8nigabitový (1 GB) LPDDR4 třídy 20 nm schopný přenášet data rychlostí 3 200 MT/s, čímž poskytuje o 50 procent vyšší výkon než nejrychlejší LPDDR3 a spotřebuje přibližně o 40 procent méně energie při 1,1 voltu.

Dne 25. srpna 2014 vydal JEDEC standard JESD209-4 LPDDR4 Low Power Memory Device Standard.

Mezi významné změny patří:

  • Zdvojnásobení rychlosti rozhraní a mnoho následných elektrických změn, včetně změny standardu I/O na logiku zakončenou nízkým napětím (LVSTL)
  • Zdvojnásobení vnitřní velikosti předběžného načtení a minimální velikosti přenosu
  • Přepněte z 10bitové sběrnice příkazů/adres DDR na 6bitovou sběrnici SDR
  • Změna z jedné 32bitové široké sběrnice na dvě nezávislé 16bitové široké sběrnice
  • Samoobnovení je povoleno vyhrazenými příkazy, nikoli ovládáno linkou CKE

Standard definuje balíčky SDRAM obsahující dva nezávislé 16bitové přístupové kanály, každý připojený až ke dvěma matricím na balíček. Každý kanál má šířku 16 datových bitů, má vlastní ovládací/adresní kolíky a umožňuje přístup k 8 bankám DRAM. Balíček lze tedy připojit třemi způsoby:

  • Datové linky a ovládání jsou připojeny paralelně k 16bitové datové sběrnici a pouze čip vybírá připojené nezávisle na kanálu.
  • Na dvě poloviny 32bitové datové sběrnice a řídicí linky paralelně, včetně výběru čipu.
  • Ke dvěma nezávislým 16bitovým širokým datovým sběrnicím

Každá kostka poskytuje 4, 6, 8, 12 nebo 16  gigabitů paměti, polovinu pro každý kanál. Každá banka je tedy jedna šestnáctina velikosti zařízení. To je organizováno do příslušného počtu (16  K až 64 K) 16384 bitů (2048 bajtů) řádků. Plánuje se rozšíření na 24 a 32 gigabitů, ale zatím není rozhodnuto, zda k tomu dojde zvýšením počtu řádků, jejich šířky nebo počtu bank.

Rovněž jsou definovány větší balíčky poskytující dvojitou šířku (čtyři kanály) a až čtyři matrice na pár kanálů (celkem 8 matric na balíček).

K datům se přistupuje v dávkách po 16 nebo 32 přenosech (256 nebo 512 bitů, 32 nebo 64 bajtů, 8 nebo 16 cyklů DDR). Série musí začínat na 64bitových hranicích.

Protože je taktovací frekvence vyšší a minimální délka shluku delší než dřívější standardy, mohou být řídicí signály více multiplexovány, aniž by se sběrnice příkazů/adres stala překážkou. LPDDR4 multiplexuje řídicí a adresní linky na 6bitovou sběrnici CA s jednou datovou rychlostí. Příkazy vyžadují 2 hodinové cykly a operace kódující adresu (např. Aktivace řádku, čtení nebo zápis sloupce) vyžadují dva příkazy. Například požadavek na čtení z nečinného čipu vyžaduje čtyři příkazy s 8 hodinovými cykly: Activate-1, Activate-2, Read, CAS-2.

Linka pro výběr čipu (CS) je aktivní- vysoká . První cyklus příkazu je identifikován vysokou volbou čipu; během druhého cyklu je nízká.

Kódování příkazů LPDDR4
První cyklus (CS = H) Druhý cyklus (CS = L) Úkon
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L - Žádná operace
H L L L L L 0 OP4 OP3 OP2 OP1 1 Víceúčelový příkaz
AB H L L L L - BA2 BA1 BA0 Příplatek (AB = všechny banky)
AB L H L L L - BA2 BA1 BA0 Obnovit (AB = všechny banky)
- H H L L L - Samoobnovovací vstup
BL L L H L L AP C9 - BA2 BA1 BA0 Zápis-1 (+CAS-2)
- H L H L L - Samoobnovovací výstup
0 L H H L L AP C9 - BA2 BA1 BA0 Maskovaný zápis-1 (+CAS-2)
- H H H L L - (Rezervováno)
BL L L L H L AP C9 - BA2 BA1 BA0 Čtení-1 (+CAS-2)
C8 H L L H L C7 C6 C5 C4 C3 C2 CAS-2
- H L H L - (Rezervováno)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 Režim Registrace Zápis -1 a -2
MA = Adresa, OP = Data
OP6 H L H H L OP5 OP4 OP3 OP2 OP1 OP0
- L H H H L MA5 MA4 MA3 MA2 MA1 MA0 Režim Registrace čtení (+CAS-2)
- H H H H L - (Rezervováno)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 Aktivujte -1 a -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

Příkaz CAS-2 se používá jako druhá polovina všech příkazů, které provádějí přenos přes datovou sběrnici, a poskytuje bitové adresy sloupců nízkého řádu:

  • Příkazy pro čtení musí začínat na adrese sloupce, která je násobkem 4; neexistuje žádné ustanovení pro komunikaci nenulového adresního bitu C0 nebo C1 do paměti.
  • Příkazy pro zápis musí začínat na adrese sloupce, která je násobkem 16; C2 a C3 musí být pro příkaz pro zápis nula.
  • Za režimem čtení registru a za některými víceúčelovými příkazy musí také následovat příkaz CAS-2, všechny bity sloupců však musí být nulové (nízké).

Délka shluku může být nakonfigurována tak, aby byla 16, 32, nebo dynamicky volitelná bitem BL čtení a zápisu.

S každým z 8 datových řádků je spojen jeden signál DMI (maska/invertování dat), který lze použít k minimalizaci počtu bitů, které jsou během datových přenosů poháněny vysoko. Když je vysoká, dalších 8 bitů je doplněno vysílačem i přijímačem. Pokud bajt obsahuje pět nebo více 1 bitů, může být signál DMI navýšen společně se třemi nebo méně datovými linkami. Protože jsou signální vedení zakončena nízko, snižuje se tím spotřeba energie.

(Alternativní použití, kdy se DMI používá k omezení počtu datových linek, které přepínají při každém přenosu na maximálně 4, minimalizuje přeslechy. To může být použit řadičem paměti během zápisu, ale není podporováno paměťovými zařízeními.)

Inverzi datové sběrnice lze samostatně povolit pro čtení a zápis. U maskovaných zápisů (které mají samostatný příkazový kód) závisí provoz signálu DMI na tom, zda je povolena inverze zápisu.

  • Pokud je zakázáno zapisování DBI, vysoká úroveň na DMI indikuje, že odpovídající datový bajt má být ignorován a není zapsán
  • Pokud je zapnuto zapisování DBI, nízká úroveň na DMI v kombinaci s datovým bajtem s nastaveným 5 nebo více bity indikuje, že datový bajt bude ignorován a není zapsán.

LPDDR4 také obsahuje mechanismus pro "cílené obnovení řádků", aby se zabránilo poškození v důsledku " kladiva na řádky" na sousedních řádcích. Speciální sekvence tří sekvencí aktivace/přednabíjení určuje řádek, který byl aktivován častěji než prahová hodnota určená zařízením (200 000 až 700 000 na obnovovací cyklus). Interně zařízení obnovuje fyzicky sousedící řádky, nikoli řádky uvedené v příkazu aktivovat.

LPDDR4X

Společnost Samsung Semiconductor navrhla variantu LPDDR4, kterou nazvala LPDDR4X. LPDDR4X je identický s LPDDR4 s tím rozdílem, že dodatečné napájení je uloženo snížením I/O napětí (Vddq) na 0,6 V z 1,1 V. Dne 9. ledna 2017 společnost SK Hynix oznámila 8 a 16 GB balíčky LPDDR4X. JEDEC vydal standard LPDDR4X dne 8. března 2017. Kromě nižšího napětí patří mezi další vylepšení možnost jednokanálové matrice pro menší aplikace, nové balíčky MCP, PoP a IoT a další vylepšení definice a časování pro nejvyšší 4266 MT/s rychlostní stupeň.

LPDDR5

Dne 19. února 2019 vydal JEDEC JESD209-5, standard pro nízký výkon dvojité rychlosti přenosu dat 5 (LPDDR5).

Samsung v červenci 2018 oznámil, že má funkční prototyp čipů LP-DDR5. LPDDR5 zavádí následující změny:

  • Rychlost přenosu dat se zvýší na 6400 Mbps.
  • Používají se diferenciální hodiny
  • Prefetch není znovu zdvojnásoben, ale zůstává 16 n
  • Počet bank se zvýšil na 16, rozdělených do čtyř skupin bank podobných DDR4
  • Vylepšení úspory energie:
    • Data-Copy a Write-X (všechny jeden nebo všechny nula) příkazy ke snížení přenosu dat
    • Dynamické škálování frekvence a napětí
  • Nová architektura hodin s názvem WCK & Read Strobe (RDQS)

Paměťový řadič AMD Van Gogh , Intel Tiger Lake a Snapdragon 888 podporuje LPDDR5.

LPDDR5X

Dne 28. července 2021 zveřejnil JEDEC standard JESD209-5B, standard pro nízký výkon dvojité rychlosti přenosu dat 5X (LPDDR5X) s následujícími změnami:

  • Rozšíření rychlosti až na 8533 Mbps
  • Vylepšení integrity signálu s ekvalizací TX/RX
  • Vylepšení spolehlivosti pomocí nové funkce Adaptive Refresh Management
  • Prefetch je stále stejný jako LPDDR5 na 16n

Podle zpráv se Mi 12 může stát prvním telefonem, který bude na konci letošního roku dodáván s pamětí LPDDR5X RAM.

Poznámky

Reference

externí odkazy