Q -Bus - Q-Bus

Q-Bus
Q-Bus
Vytvořil Digital Equipment Corporation
Šířka v bitech 8 nebo 16bitová data, 16bitová adresa rozšířena na 22bitová
Počet zařízení 127 teoreticky, ~ 20 v praxi
Styl Paralelní

Q-bus , také známý jako LSI-11 Bus , je jedním z několika autobusových technologií používaných s PDP a MicroVAX počítačové systémy dříve vyrobených Digital Equipment Corporation of Maynard , Massachusetts .

Sběrnice Q-bus je levnější verzí systému Unibus využívající multiplexování, takže adresy a datové signály sdílejí stejné vodiče. To umožňuje fyzicky menší i levnější implementaci v podstatě stejné funkce.

Časem se rozsah fyzických adres Q-sběrnice rozšířil ze 16 na 18 a poté na 22 bitů. Do Q-busu byly také přidány režimy blokového přenosu.

Hlavní vlastnosti Q-busu

Karty a sloty LSI-11/23 Q-Bus
Skříň DEC BA213; 12 slotů Q-Bus-22

Stejně jako Unibus před ním, i Q-bus používá:

Paměťově mapované I/O znamená, že datové cykly mezi libovolnými dvěma zařízeními, ať už CPU, pamětí nebo I/O zařízeními, používají stejné protokoly. Na sběrnici Unibus je pro I/O zařízení vyhrazena řada fyzických adres. Sběrnice Q-bus zjednodušuje tento design poskytováním specifického signálu (původně nazývaného BBS7 , Bus Bank Select 7, ale později generalizovaný, aby byl nazýván BBSIO , Bus Bank Select I/O ), který vybírá rozsah adres používaných I/O zařízeními.

Bajtové adresování znamená, že fyzická adresa předaná na sběrnici Unibus je interpretována jako adresa množství dat velikosti bajtů. Protože sběrnice ve skutečnosti obsahuje datovou cestu, která je široká dva bajty, adresní bit [0] podléhá speciální interpretaci a data na sběrnici se musí pohybovat ve správných bajtových pruzích .

Přísný vztah Master-Slave znamená, že v libovolném okamžiku může být Masterem sběrnice Q pouze jedno zařízení . Toto hlavní zařízení může iniciovat datové transakce, na které pak může reagovat maximálně jedno vybrané podřízené zařízení . (To nemělo žádný vliv na to, zda daný sběrnicový cyklus čte nebo zapisuje data; master sběrnice může zadávat jakýkoli typ transakce.) Na konci cyklu sběrnice pak arbitrážní protokol sběrnice poté vybere další zařízení, které má být ovládáno autobus.

Asynchronní signalizace znamená, že sběrnice nemá žádný pevný cyklus; doba trvání jakéhokoli konkrétního cyklu přenosu dat na sběrnici je určena pouze zařízeními typu master a slave, které se účastní aktuálního cyklu dat. Tato zařízení používají signály handshake k řízení načasování datového cyklu. Logika časového limitu v hlavním zařízení omezuje maximální povolenou délku jakéhokoli daného cyklu sběrnice.

V závislosti na generování obsahuje sběrnice Q 16, 18 nebo 22 řádků BDAL ( řádek dat/adresy sběrnice ). Pro část fyzické adresy každého cyklu sběrnice se používá 16, 18 nebo 22 linek BDAL. Osm nebo 16 linek DBAL se pak znovu použije pro datové části každého cyklu sběrnice. Novější generace sběrnice umožňují přenos v blokovém režimu, kde za jednou adresou sběrnice může následovat více než jeden datový cyklus (přičemž přenosy probíhají na po sobě jdoucích adresách sběrnice). Protože adresová část každého cyklu sběrnice nemůže přenášet data, použití blokového režimu znamená méně adresových cyklů a více času pro datové cykly, což umožňuje zvětšit šířku pásma přenosu dat sběrnice .

Ovládání sběrnice se uděluje na základě topologické blízkosti karty I/O k rozhodčímu sběrnice (na logické přední části sběrnice); bližší karty mají přednost před dalšími kartami.

Přerušení lze do procesoru přerušení přerušení doručit v jakékoli ze čtyř úrovní priority přerušení . V rámci dané úrovně mají karty blíže k IFP (v přední části sběrnice) přednost před kartami dále v autobusu. Přerušení jsou vektorována : karta požadující přerušení má svůj vektor přerušení načten IFP. Tímto způsobem lze bez nejasností rozlišit přerušení ze všech I/O karet v systému.

Minimalizace logiky

Stejně jako u Unibusu byla signalizace pečlivě optimalizována tak, aby bylo v celém systému sběrnice vyžadováno minimální množství logiky. Používá se asynchronní signalizace, ale za zkosení adres a dat odpovídá aktuální hlavní sběrnice, čímž se minimalizuje složitost zařízení podřízené sběrnice. Odpovědnost za vypršení časového limitu neúspěšných cyklů sběrnice je také umístěna v hlavních zařízeních. Podobně jsou složitosti zpracování transakcí přerušení soustředěny do jediného procesoru přerušení-Fielding Processor (počítač PDP-11 nebo VAX-11) v systému.

Kompatibilita

Design Q-busu velmi úzce souvisel s designem Unibusu jak v duchu, tak v detailní implementaci. Od společnosti Digital a od třetích stran byly k dispozici adaptéry, které umožňují připojení zařízení Q-bus k počítačům se systémem Unibus a naopak. Řada I/O zařízení byla k dispozici v příchutích Unibus nebo Q-bus; některá z těchto zařízení mají drobné rozdíly, zatímco mnoho jiných bylo v podstatě identických.

Sovětské klony

V sovětských systémech (viz CPU řady 1801 ) se architektura Q-Bus nazývá МПИ ( Магистральный Параллельный Интерфейс nebo rozhraní paralelní sběrnice). Jeho hlavní rozdíl spočívá v tom, že podporuje až čtyři procesory na stejné sběrnici. Jinak je zcela binární a elektricky kompatibilní se standardním Q-Busem, kromě fyzického rozmístění konektorů.

Typy cyklů

Q-Bus podporuje 6 základních typů transakcí 

DATI Data in - master read - note no DATIB (not required)
DATO Data out - master write
DATOB Data out (byte)
DATIO Data in/out
DATIOB Data in/out (byte)
IAK Interrupt Acknowledge

Rozhraní

Pro Q-Bus je k dispozici široká škála karet rozhraní.

externí odkazy

Reference