Synchronní dynamická paměť s náhodným přístupem - Synchronous dynamic random-access memory
| Typy paměti počítače a datového úložiště |
|---|
| Nestálý |
| Non-volatile |
Synchronní dynamická paměť s náhodným přístupem ( synchronní dynamická RAM nebo SDRAM ) je jakákoli DRAM, kde je činnost jejího externího rozhraní pinů koordinována externě dodávaným hodinovým signálem .
Integrované obvody (IC) DRAM vyráběné od začátku sedmdesátých let do začátku devadesátých let používaly asynchronní rozhraní, ve kterém vstupní řídicí signály mají přímý účinek na vnitřní funkce zpožděné pouze cestou přes jeho polovodičové dráhy. SDRAM má synchronní rozhraní, přičemž změny na řídicích vstupech jsou rozpoznány po náběžné hraně jeho hodinového vstupu. V rodinách SDRAM standardizovaných JEDEC , hodinový signál řídí krokování interního konečného stavového stroje, který reaguje na příchozí příkazy. Tyto příkazy lze pipeline pro zlepšení výkonu, přičemž dříve spuštěné operace se dokončují, zatímco jsou přijímány nové příkazy. Paměť je rozdělena do několika stejně velkých, ale nezávislých sekcí nazývaných banky , což umožňuje zařízení pracovat současně s příkazem pro přístup do paměti v každé bance a zrychlit přístup prokládaným způsobem. To umožňuje SDRAM dosáhnout větší souběžnosti a vyšší rychlosti přenosu dat, než by mohly asynchronní DRAM.
Pipelining znamená, že čip může přijmout nový příkaz, než dokončí zpracování předchozího. V případě zapsání do kanálu může za příkazem write bezprostředně následovat další příkaz, aniž by se čekalo na zápis dat do paměťového pole. V případě přečíslovaného zpracování se požadovaná data po příkazu pro čtení zobrazí pevný počet hodinových cyklů (latence), během nichž lze odesílat další příkazy.
Dějiny
Nejdříve DRAM byly často synchronizovány s hodinami CPU (taktované) a byly používány s ranými procesory Intel. V polovině 70. let se paměti DRAM přesunuly k asynchronnímu designu, ale v 90. letech se vrátily k synchronnímu provozu.
První komerční SDRAM byl paměťový čip Samsung KM48SL2000 , který měl kapacitu 16 Mbit. Byl vyroben společností Samsung Electronics pomocí výrobního procesu CMOS (komplementární kov-oxid-polovodič ) v roce 1992 a sériově vyráběn v roce 1993. Do roku 2000 SDRAM nahradil prakticky všechny ostatní typy DRAM v moderních počítačích , kvůli jeho vyššímu výkonu .
Latence SDRAM není ve své podstatě nižší (rychlejší) než asynchronní DRAM. Díky další logice byl časný SDRAM poněkud pomalejší než současný nárazový EDO DRAM . Výhody interního ukládání do vyrovnávací paměti SDRAM pocházejí z jeho schopnosti prokládat operace do více bank paměti, čímž se zvyšuje efektivní šířka pásma .
Dnes jsou prakticky všechny SDRAM vyráběny v souladu s normami stanovenými společností JEDEC , asociací elektronického průmyslu, která přijímá otevřené standardy pro usnadnění interoperability elektronických součástek. JEDEC formálně přijal svůj první standard SDRAM v roce 1993 a následně přijal další standardy SDRAM, včetně standardů pro DDR , DDR2 a DDR3 SDRAM .
Dvojitý datový tok SDRAM, známý jako DDR SDRAM , byl poprvé představen společností Samsung v roce 1997. Samsung vydal první komerční DDR SDRAM čip (64 Mbit) v červnu 1998, brzy poté následoval Hyundai Electronics (nyní SK Hynix ) téhož roku.
SDRAM je také k dispozici v registrovaných variantách pro systémy, které vyžadují větší škálovatelnost, jako jsou servery a pracovní stanice .
Mezi největší světové výrobce SDRAM dnes patří: Samsung Electronics , Panasonic , Micron Technology a Hynix .
Načasování
Výkon DRAM má několik omezení. Nejpozoruhodnější je doba cyklu čtení, doba mezi postupnými operacemi čtení do otevřené řady. Tentokrát se snížil z 10 ns pro 100 MHz SDRAM (1 MHz = 1 1000^2 Hz) na 5 ns pro DDR-400, ale zůstal relativně beze změny u generací DDR2-800 a DDR3-1600. Provozováním obvodů rozhraní se stále vyššími násobky základní rychlosti čtení se dosažitelná šířka pásma rychle zvýšila.
Dalším limitem je latence CAS , doba mezi zadáním adresy sloupce a přijetím odpovídajících dat. V posledních několika generacích DDR SDRAM to opět zůstalo relativně konstantní na 10–15 ns.
V provozu je latence CAS specifický počet hodinových cyklů naprogramovaných do registru režimu SDRAM a očekávaných řadičem DRAM. Je možné naprogramovat libovolnou hodnotu, ale paměť SDRAM nebude správně fungovat, pokud je příliš nízká. Při vyšších taktech se přirozeně zvyšuje užitečná latence CAS v hodinových cyklech. 10–15 ns jsou 2–3 cykly (CL2–3) hodin 200 MHz DDR-400 SDRAM, CL4-6 pro DDR2-800 a CL8-12 pro DDR3-1600. Pomalejší taktovací cykly přirozeně umožní nižší počet cyklů latence CAS.
Moduly SDRAM mají své vlastní specifikace časování, které mohou být pomalejší než u čipů v modulu. Když se poprvé objevily 100 MHz SDRAM čipy, někteří výrobci prodávali moduly „100 MHz“, které nemohly spolehlivě fungovat při taktu. V reakci na to společnost Intel zveřejnila standard PC100, který nastiňuje požadavky a pokyny pro výrobu paměťového modulu, který může spolehlivě pracovat na 100 MHz. Tento standard měl velký vliv a termín „PC100“ se rychle stal běžným identifikátorem pro moduly 100 MHz SDRAM a moduly jsou nyní běžně označovány čísly s předponou „PC“ (PC66, PC100 nebo PC133 - ačkoli skutečný význam čísel změnila).
Řídicí signály
Všechny příkazy jsou časovány vzhledem ke stoupající hraně hodinového signálu. Kromě hodin existuje šest řídicích signálů, většinou aktivních nízkých , které jsou vzorkovány na stoupající hraně hodin:
- Povolení hodin CKE . Když je tento signál nízký, čip se chová, jako by se zastavily hodiny. Žádné příkazy nejsou interpretovány a doba latence příkazů neplyne. Stav ostatních ovládacích linek není relevantní. Účinek tohoto signálu je ve skutečnosti zpožděn o jeden hodinový cyklus. To znamená, že aktuální hodinový cyklus pokračuje jako obvykle, ale následující hodinový cyklus je ignorován, kromě opětovného testování vstupu CKE. Normální operace pokračují na stoupající hraně hodin po té, kde je CKE vzorkována vysoko. Jinak řečeno, všechny ostatní operace s čipy jsou časovány vzhledem ke stoupající hraně maskovaných hodin. Maskované hodiny jsou logické A vstupních hodin a stav signálu CKE během předchozí stoupající hrany vstupních hodin.
- Výběr CS čipu. Když je tento signál vysoký, čip ignoruje všechny ostatní vstupy (kromě CKE) a chová se, jako by byl přijat příkaz NOP.
- Datová maska DQM . (Písmeno Q se objevuje proto, že podle konvencí digitální logiky jsou datové řádky známé jako řádky „DQ“.) Když jsou vysoké, tyto signály potlačují datové I/O. Při doprovodu dat pro zápis nejsou data ve skutečnosti zapsána do DRAM. Když jsou dva cykly před cyklem čtení prohlášeny za vysoké, načtená data nejsou vyvedena z čipu. Na paměťovém čipu x16 nebo DIMM je jedna linka DQM na 8 bitů.
Příkazové signály
- RAS , stroba adresy řádku. Navzdory názvu to není stroboskop, ale spíše jen příkazový bit. Spolu s CAS a WE je vybrán jeden z osmi příkazů.
- CAS , stroba adresy sloupce. To také není stroboskop, spíše příkazový bit. Spolu s RAS a WE je vybrán jeden z osmi příkazů.
- MY , povolit zápis. Spolu s RAS a CAS je vybrán jeden z osmi příkazů. Obecně rozlišuje příkazy podobné čtení od příkazů podobných zápisu.
Výběr banky (BAn)
Zařízení SDRAM jsou interně rozdělena do dvou, čtyř nebo osmi nezávislých interních datových bank. Jeden až tři vstupy adresy banky (BA0, BA1 a BA2) se používají k výběru banky, do které je příkaz směrován.
Adresování (A10/An)
Mnoho příkazů také používá adresu uvedenou na vstupních pinech adresy. Některé příkazy, které buď nepoužívají adresu, nebo představují adresu sloupce, také používají A10 k výběru variant.
Příkazy
Příkazy SDR SDRAM jsou definovány následovně:
| CS | RAS | CAS | MY | BA n | A10 | A n | Příkaz |
|---|---|---|---|---|---|---|---|
| H | X | X | X | X | X | X | Blokování příkazů (žádná operace) |
| L | H | H | H | X | X | X | Žádná operace |
| L | H | H | L | X | X | X | Ukončení série: zastavení probíhajícího sekvenčního čtení nebo sekvenčního zápisu |
| L | H | L | H | banka | L | sloupec | Číst: přečte dávku dat z aktuálně aktivního řádku |
| L | H | L | H | banka | H | sloupec | Čtěte s automatickým dobíjením: jak je uvedeno výše, a po dokončení se dobijte (zavřete řádek) |
| L | H | L | L | banka | L | sloupec | Zápis: zapíše dávku dat do aktuálně aktivního řádku |
| L | H | L | L | banka | H | sloupec | Pište s automatickým dobíjením: jak je uvedeno výše, a po dokončení se doplňte (zavřete řádek) |
| L | L | H | H | banka | řádek | Aktivní (aktivovat): otevřete řádek pro příkazy pro čtení a zápis | |
| L | L | H | L | banka | L | X | Precharge: deaktivuje (zavře) aktuální řádek vybrané banky |
| L | L | H | L | X | H | X | Precharge all: deaktivovat (zavřít) aktuální řadu všech bank |
| L | L | L | H | X | X | X | Automatické obnovení: obnovte jeden řádek každé banky pomocí interního čítače. Všechny banky musí být předem nabité. |
| L | L | L | L | 0 0 | režimu | Registr režimu načítání: Pro konfiguraci čipu DRAM se načtou A0 až A9. Nejvýznamnějšími nastaveními jsou latence CAS (2 nebo 3 cykly) a délka série (1, 2, 4 nebo 8 cyklů) |
|
Všechny generace SDRAM (SDR a DDRx) používají v podstatě stejné příkazy, přičemž změny jsou:
- Další bitové adresy pro podporu větších zařízení
- Další bity pro výběr banky
- Širší režimy registrů (DDR2 a vyšší používají 13 bitů, A0 – A12)
- Další registry rozšířeného režimu (vybrané bity adresy banky)
- DDR2 odstraní příkaz ukončení série; DDR3 jej znovu přiřadí jako „kalibrace ZQ“
- DDR3 a DDR4 používají při čtení a zápisu A12 k označení „burst chop“, přenosu dat poloviční délky
- DDR4 mění kódování příkazu aktivovat. Řídí jej nový signál ACT , během kterého jsou ostatní řídicí řádky použity jako bity adresy 16, 15 a 14 adresy řádku. Když je ACT vysoké, ostatní příkazy jsou stejné jako výše.
Stavba a provoz
Například, 512 MB 'SDRAM DIMM (který obsahuje 512 MB, může být vyroben z osmi nebo devíti SDRAM čipů, z nichž každý obsahuje 512 Mbit úložiště, a každý z nich přispívá 8 bitů na šířku DIMM 64 nebo 72 bitů. Typický 512 Mbit čip SDRAM interně obsahuje čtyři nezávislé 16 MB paměťové banky. Každá banka je pole 8 192 řádků po 16 384 bitů. (2048 8bitových sloupců). Banka je buď nečinná, aktivní nebo přechází z jedné do jiný.
Aktivní příkaz aktivuje nečinné banku. Představuje dvoubitovou adresu banky (BA0 – BA1) a 13bitovou adresu řádku (A0 – A12) a způsobí načtení této řady do pole banky všech 16 384 sloupcových zesilovačů smyslu. Toto je také známé jako „otevírání“ řady. Tato operace má vedlejší účinek obnovení dynamických (kapacitních) paměťových buněk paměti daného řádku.
Jakmile je řádek aktivován nebo „otevřen“, jsou pro něj možné příkazy pro čtení a zápis . Aktivace vyžaduje minimální množství času, nazvaný zpoždění řádek na sloup, nebo t RCD před čte nebo zapisuje se k němu může dojít. Tento čas, zaokrouhlený nahoru na další násobek časového období, určuje minimální počet cyklů čekání mezi aktivním příkazem a příkazem pro čtení nebo zápis . Během těchto čekacích cyklů mohou být další banky posílány další příkazy; protože každá banka funguje zcela samostatně.
Oba číst a psát příkazy vyžadují adresy sloupce. Protože každý čip přistupuje k osmi bitům dat najednou, existuje 2048 možných adres sloupců, což vyžaduje pouze 11 adresních řádků (A0 – A9, A11).
Když je vydán příkaz pro čtení , SDRAM vytvoří odpovídající výstupní data na řádcích DQ včas pro náběžnou hranu hodin o několik hodin později, v závislosti na nakonfigurované latenci CAS. Následná slova shluku budou vytvořena včas pro následné stoupající hrany hodin.
Příkaz pro zápis je doprovázen daty, která mají být zapsána, vedená na řádky DQ během stejné stoupající hrany hodin. Úkolem paměťového řadiče je zajistit, aby SDRAM nenačítal načtená data na řádky DQ současně s tím, že potřebuje na tyto řádky zapisovat zapisovací data. To lze provést tak, že počkáte, dokud nebude série čtení dokončena, ukončením série čtení nebo pomocí ovládacího řádku DQM.
Když paměťový řadič potřebuje přístup k jinému řádku, musí nejprve vrátit zesilovače smyslů této banky do klidového stavu, připraven snímat další řádek. Toto je známé jako operace „přednabíjení“ nebo „uzavření“ řady. Precharge může být zadáno výslovně, nebo může být provedeno automaticky na konci operace čtení nebo zápisu. Opět platí, že existuje minimální doba, zpoždění předpětí řádku, t RP , které musí uplynout, než bude řada zcela „uzavřena“, a tak je banka nečinná, aby na tuto banku obdržela další aktivační příkaz.
Ačkoli je obnovení řádku automatickým vedlejším účinkem jeho aktivace, existuje minimální doba, než k tomu dojde, což vyžaduje minimální dobu přístupu k řádku t Zpoždění RAS mezi aktivním příkazem, který otevírá řádek, a odpovídajícím příkazem předběžného nabíjení, který jej zavírá. Tento limit je obvykle omezen požadovanými příkazy pro čtení a zápis do řádku, takže jeho hodnota má malý vliv na typický výkon.
Interakce příkazů
Příkaz no operation je vždy povolen, zatímco příkaz register mode load vyžaduje, aby všechny banky byly nečinné a aby se změny projevily později. Příkaz auto refresh také vyžaduje, aby všechny banky byly nečinné, a trvá obnovovací cyklus t RFC, aby se čip vrátil do klidového stavu. (Tato doba se obvykle rovná t RCD +t RP .) Jediný další příkaz, který je na klidové bance povolen, je aktivní příkaz. To trvá, jak bylo uvedeno výše, t RCD, než je řádek plně otevřený a může přijímat příkazy pro čtení a zápis.
Když je banka otevřená, jsou povoleny čtyři příkazy: čtení, zápis, ukončení série a předběžné nabití. Příkazy pro čtení a zápis začínají dávkami, které lze přerušit následujícími příkazy.
Přerušení shluku čtení
Příkaz ke čtení, ukončení série nebo předběžnému nabití lze vydat kdykoli po příkazu ke čtení a po nakonfigurované latenci CAS přeruší sérii čtení. Pokud je tedy v cyklu 0 vydán příkaz pro čtení, v cyklu 2 je vydán další příkaz pro čtení a latence CAS je 3, pak první příkaz pro čtení začne rozbíjet data během cyklů 3 a 4, pak výsledky z druhého čtení příkaz se objeví počínaje cyklem 5.
Pokud by příkaz vydaný v cyklu 2 byl ukončen přerušením nebo předběžným nabitím aktivní banky, pak by během cyklu 5 nebyl generován žádný výstup.
Ačkoli přerušení čtení může být pro jakoukoli aktivní banku, příkaz precharge přeruší sekvenční čtení pouze tehdy, je -li pro stejnou banku nebo všechny banky; příkaz precharge do jiné banky nepřeruší sekvenci čtení.
Přerušení série čtení příkazem pro zápis je možné, ale obtížnější. Lze to provést, pokud je signál DQM použit k potlačení výstupu z paměti SDRAM, takže řadič paměti může řídit data přes řádky DQ do paměti SDRAM včas pro operaci zápisu. Vzhledem k tomu, že efekty DQM na data čtení jsou zpožděny o dva cykly, ale efekty DQM na data zápisu jsou okamžité, musí být DQM zvýšen (aby se maskovala data čtení) počínaje nejméně dvěma cykly před příkazem write, ale musí být snížen pro cyklu příkazu write (za předpokladu, že má příkaz write mít účinek).
Dělat to pouze ve dvou hodinových cyklech vyžaduje pečlivou koordinaci mezi časem, který SDRAM potřebuje k vypnutí výstupu na hodinové hraně, a časem, kdy musí být data dodána jako vstup do SDRAM pro zápis na následující taktovací hranu. Pokud je taktovací frekvence příliš vysoká na to, aby poskytla dostatečný čas, mohou být nutné tři cykly.
Pokud příkaz ke čtení obsahuje automatické přednabíjení, začne předběžné dobíjení stejný cyklus jako příkaz k přerušení.
Sekvenční objednávka
Moderní mikroprocesor s mezipamětí bude obecně přistupovat k paměti v jednotkách mezipaměti . Přenos 64bajtové mezipaměti vyžaduje osm po sobě jdoucích přístupů k 64bitovému modulu DIMM, které lze všechny spustit jediným příkazem pro čtení nebo zápis konfigurací čipů SDRAM pomocí registru režimů k provádění osmislovných dávek . Načtení řádku mezipaměti je obvykle spuštěno načtením z konkrétní adresy a SDRAM umožňuje nejprve přenést „kritické slovo“ řádku mezipaměti. („Slovo“ zde označuje šířku čipu SDRAM nebo DIMM, což je pro typický modul DIMM 64 bitů.) Čipy SDRAM podporují dvě možné konvence pro uspořádání zbývajících slov na řádku mezipaměti.
Série vždy přistupují k zarovnanému bloku BL po sobě jdoucích slov začínajících na násobku BL. Například například čtyřslovný shlukový přístup na libovolnou adresu sloupce od čtyř do sedmi vrátí slova čtyři až sedm. Pořadí však závisí na požadované adrese a nakonfigurované možnosti typu shluku: sekvenční nebo prokládané. Paměťový řadič obvykle bude vyžadovat jeden nebo druhý. Pokud je délka série jedna nebo dvě, na typu série nezáleží. Pro délku shody jeden je požadované slovo jediným přístupným slovem. Pro délku shluku dvě se nejprve přistupuje k požadovanému slovu a druhé slovo v zarovnaném bloku je přístupné jako druhé. Toto je následující slovo, pokud byla zadána sudá adresa, a předchozí slovo, pokud byla zadána lichá adresa.
Pro režim sekvenčního shluku se k pozdějším slovům přistupuje ve vzrůstajícím pořadí adres a po dosažení konce se obalí zpět na začátek bloku. Například pro délku série čtyři a požadovanou adresu sloupce pět budou slova přístupná v pořadí 5-6-7-4. Pokud by byla délka shluku osm, přístupový řád by byl 5-6-7-0-1-2-3-4. To se provádí přidáním čítače k adrese sloupce a ignorování se přenese za délku shluku. Režim prokládaného shluku vypočítá adresu pomocí exkluzivní operace nebo operace mezi čítačem a adresou. Při použití stejné počáteční adresy pěti by čtyřslovná dávka vrátila slova v pořadí 5-4-7-6. Osmislovná dávka by byla 5-4-7-6-1-0-3-3-2. Ačkoli je to pro lidi matoucí, implementace v hardwaru může být snazší a Intel ji pro její mikroprocesory upřednostňuje .
Pokud je požadovaná adresa sloupce na začátku bloku, oba režimy shluku (sekvenční a prokládané) vracejí data ve stejné sekvenční sekvenci 0-1-2-3-4-5-6-7. Rozdíl je důležitý pouze při načítání řádku mezipaměti z paměti v pořadí kritického slova.
Režim registrace
Jedna datová rychlost SDRAM má jeden 10bitový registr programovatelného režimu. Pozdější standardy SDRAM s dvojnásobnou přenosovou rychlostí přidávají další režimy registrů, adresované pomocí pinů adresy banky. U SDR SDRAM jsou kolíky adres banky a adresní řádky A10 a výše ignorovány, ale během zápisu registru režimu by měly být nulové.
Bity jsou M9 až M0, zobrazené na adresních řádcích A9 až A0 během cyklu registru režimu zatížení.
- M9: Režim sériového zápisu. Pokud je 0, zapisujte délku a režim série čtení. Pokud je 1, všechny zápisy neprasknou (jedno umístění).
- M8, M7: Provozní režim. Rezervováno a musí být 00.
- M6, M5, M4: latence CAS. Legální je obecně pouze 010 (CL2) a 011 (CL3). Určuje počet cyklů mezi příkazem ke čtení a výstupem dat z čipu. Čip má na tuto hodnotu zásadní limit v nanosekundách; během inicializace musí řadič paměti využít své znalosti hodinové frekvence k převodu tohoto limitu do cyklů.
- M3: Typ série. 0 - požaduje sekvenční sekvenční řazení, zatímco 1 požaduje seřazené sekvenční sekvenování.
- M2, M1, M0: délka série. Hodnoty 000, 001, 010 a 011 udávají velikost shluku 1, 2, 4 nebo 8 slov. Každé čtení (a zápis, pokud je M9 0) provede tolik přístupů, pokud není přerušeno přerušeným zastavením nebo jiným příkazem. Hodnota 111 udává sekvenci celé řady. Série bude pokračovat, dokud nebude přerušena. Řádkové série jsou povoleny pouze s typem sekvenční série.
Později (dvojnásobná rychlost přenosu dat) standardy SDRAM používají více bitů registru režimu a poskytují další registry režimů nazývané „registry rozšířeného režimu“. Registrační číslo je zakódováno na pinech adresy banky během příkazu registru v režimu načítání. Například paměť DDR2 SDRAM má 13bitový režim registru, 13bitový registr rozšířeného režimu č. 1 (EMR1) a registr 5bitového rozšířeného režimu č. 2 (EMR2).
Automatické obnovení
Je možné obnovit čip RAM otevřením a zavřením (aktivací a přednabitím) každé řady v každé bance. Pro zjednodušení řadiče paměti však čipy SDRAM podporují příkaz „auto refresh“, který provádí tyto operace na jednom řádku v každé bance současně. SDRAM také udržuje interní čítač, který iteruje přes všechny možné řádky. Řadič paměti musí jednoduše vydat dostatečný počet příkazů pro automatickou aktualizaci (jeden na řádek, 8192 v příkladu, který používáme) každý interval aktualizace (t REF = 64 ms je běžná hodnota). Všechny banky musí být při vydání tohoto příkazu nečinné (zavřené, předem nabité).
Režimy nízké spotřeby
Jak již bylo zmíněno, vstup umožňující hodiny (CKE) lze použít k efektivnímu zastavení hodin na SDRAM. Vstup CKE je vzorkován z každé stoupající hrany hodin, a pokud je nízká, následující stoupající hrana hodin je ignorována pro všechny účely kromě kontroly CKE. Dokud je CKE nízká, je přípustné změnit taktovací frekvenci nebo dokonce hodiny úplně zastavit.
Pokud je CKE snížena, zatímco SDRAM provádí operace, jednoduše „zamrzne“ na místě, dokud CKE znovu nezvedne.
Pokud je paměť SDRAM nečinná (všechny banky jsou předem nabité, neprobíhají žádné příkazy), když je CKE spuštěna, SDRAM automaticky přejde do režimu vypnutí a spotřebovává minimální energii, dokud se CKE znovu nezvedne. To nesmí trvat déle než maximální obnovovací interval t REF , jinak může dojít ke ztrátě obsahu paměti. Během této doby je legální zcela zastavit hodiny pro další úsporu energie.
Nakonec, pokud je CKE snížena současně s odesláním příkazu automatického obnovení na SDRAM, SDRAM přejde do režimu automatické obnovy. Je to jako vypnutí, ale SDRAM používá časovač na čipu ke generování interních obnovovacích cyklů podle potřeby. Během této doby se mohou hodiny zastavit. Zatímco režim automatické aktualizace spotřebovává o něco více energie než režim vypnutí, umožňuje zcela deaktivovat řadič paměti, což obvykle znamená více než rozdíl.
Paměť SDRAM určená pro zařízení napájená bateriemi nabízí další možnosti úspory energie. Jedním je obnovení závislé na teplotě; teplotní senzor na čipu snižuje obnovovací frekvenci při nižších teplotách, než aby ji vždy spustil v nejhorším případě. Další je selektivní aktualizace, která omezuje vlastní aktualizaci na část pole DRAM. Zlomek, který je aktualizován, je konfigurován pomocí registru rozšířeného režimu. Třetí, implementovaný v mobilních DDR (LPDDR) a LPDDR2, je režim „hlubokého vypnutí“, který znehodnocuje paměť a vyžaduje úplnou reinicializaci, ze které se má ukončit. To se aktivuje odesláním příkazu „burst terminate“ při snižování CKE.
Předběžná architektura DDR SDRAM
DDR SDRAM využívá architekturu předběžného načtení, která umožňuje rychlý a snadný přístup k více datovým slovům umístěným na společném fyzickém řádku v paměti.
Architektura předběžného načítání využívá specifických vlastností přístupů k paměti do paměti DRAM. Typické operace paměti DRAM zahrnují tři fáze: předbitové nabíjení bitové linky , přístup k řádku, přístup ke sloupcům. Přístup k řádkům je srdcem operace čtení, protože zahrnuje pečlivé snímání drobných signálů v paměťových buňkách DRAM; je to nejpomalejší fáze operace paměti. Jakmile je však řádek přečten, následné přístupy ke sloupcům do stejného řádku mohou být velmi rychlé, protože smyslové zesilovače fungují také jako západky. Pro informaci, řada 1 Gbit DDR3 zařízení je 2048 bitů široká, takže interně je 2048 bitů načteno do 2048 samostatných zesilovačů smyslu během fáze přístupu k řádku. Přístup k řádkům může trvat 50 ns , v závislosti na rychlosti paměti DRAM, zatímco přístup ke sloupcům z otevřeného řádku je menší než 10 ns.
Tradiční architektury DRAM dlouhodobě podporují rychlý sloupcový přístup k bitům na otevřené řadě. U 8bitového paměťového čipu s 2048bitovým širokým řádkem může být přístup k jakémukoli z 256 datových slov (2048/8) na řádku velmi rychlý za předpokladu, že nedojde k žádnému zasahování do jiných řádků.
Nevýhodou starší metody rychlého přístupu ke sloupcům bylo, že pro každé další datové slovo v řádku bylo nutné odeslat novou adresu sloupce. Sběrnice adres musela pracovat na stejné frekvenci jako datová sběrnice. Architektura předběžného načtení tento proces zjednodušuje tím, že umožňuje jediné žádosti o adresu vyústit ve více datových slov.
V architektuře vyrovnávací paměti předběžného načtení, když dojde k přístupu k paměti na řádek, vyrovnávací paměť zachytí sadu sousedních datových slov na řádku a přečte je („rozbije“ je) v sekvenci rychlého spuštění na IO pinech, aniž by bylo nutné požadavky na jednotlivé adresy sloupců. To předpokládá, že CPU chce v paměti sousední datová slova, což je v praxi velmi často případ. Například v DDR1 budou z každého čipu načtena dvě sousední datová slova ve stejném hodinovém cyklu a umístěna do vyrovnávací paměti předběžného načtení. Každé slovo pak bude přenášeno na po sobě jdoucích stoupajících a klesajících hranách hodinového cyklu. Podobně v DDR2 s vyrovnávací pamětí 4n pre-fetch se čtou čtyři po sobě následující datová slova a umístí se do vyrovnávací paměti, zatímco hodiny, které jsou dvakrát rychlejší než vnitřní hodiny DDR, přenášejí každé slovo v postupném stoupajícím a klesajícím okraji rychlejší externí hodiny
Hloubku vyrovnávací paměti předběžného načtení lze také považovat za poměr mezi frekvencí jádrové paměti a frekvencí IO. V architektuře 8n prefetch (jako je DDR3 ) budou IO pracovat 8krát rychleji než jádro paměti (každý přístup do paměti má za následek výbuch 8 datových slov na IO). Paměťové jádro 200 MHz je tedy kombinováno s IO, z nichž každý pracuje osmkrát rychleji (1600 megabitů za sekundu). Pokud má paměť 16 IO, bude celková šířka pásma čtení 200 MHz x 8 datových slov/přístup x 16 IO = 25,6 gigabitů za sekundu (Gbit/s) nebo 3,2 gigabajtů za sekundu (GB/s). Moduly s více čipy DRAM mohou poskytnout odpovídajícím způsobem větší šířku pásma.
Každá generace paměti SDRAM má jinou velikost vyrovnávací paměti předběžného načtení:
- Předběžná vyrovnávací paměť DDR SDRAM je 2n (dvě datová slova na přístup do paměti)
- Předběžná vyrovnávací paměť DDR2 SDRAM je 4n (čtyři datová slova na přístup do paměti)
- Předběžná vyrovnávací paměť DDR3 SDRAM je 8n (osm datových slov na přístup do paměti)
- Předběžná vyrovnávací paměť DDR4 SDRAM je 8n (osm datových slov na přístup do paměti)
- Předběžná vyrovnávací paměť DDR5 SDRAM je 8n; existuje další režim 16n
Generace
| Typ | Změny funkcí |
|---|---|
| SDRAM | |
| DDR1 | |
| DDR2 | Přístup je ≥4 slova „Ukončení série“ odstraněno 4 jednotky používané paralelně 1,25 - 5 ns za cyklus Interní operace jsou na 1/2 hodinové rychlosti. Signál: SSTL_18 (1,8 V) |
| DDR3 | Přístup je ≥ 8 slov Signál: SSTL_15 (1,5 V) Mnohem delší latence CAS |
| DDR4 | V cc ≤ 1,2 V bod-bod (jeden modul na kanál) |
SDR
Původně jednoduše známý jako SDRAM , SDRAM s jednou datovou rychlostí může přijmout jeden příkaz a přenést jedno slovo dat na hodinový cyklus. Čipy se vyrábějí z různých velikostí datových sběrnic (nejčastěji 4, 8 nebo 16 bitů), ale čipy jsou obvykle sestaveny do 168kolíkových modulů DIMM, které čtou nebo zapisují 64 bitů (bez ECC) nebo 72 ( ECC ) najednou .
Použití datové sběrnice je složité, a proto vyžaduje složitý obvod řadiče DRAM. Důvodem je, že data zapsaná do paměti DRAM musí být prezentována ve stejném cyklu jako příkaz write, ale čtení vytvoří výstup 2 nebo 3 cykly po příkazu read. Řadič DRAM musí zajistit, aby datová sběrnice nebyla nikdy vyžadována pro čtení a zápis současně.
Typické hodinové rychlosti SDR SDRAM jsou 66, 100 a 133 MHz (periody 15, 10 a 7,5 ns), respektive označené PC66, PC100 a PC133. K dispozici byly takty až 200 MHz. Pracuje při napětí 3,3 V.
Tento typ paměti SDRAM je pomalejší než varianty DDR, protože za jeden hodinový cyklus se přenáší pouze jedno slovo dat (jedna rychlost přenosu dat). Ale tento typ je také rychlejší než jeho předchůdci rozšířili data out DRAM (EDO-RAM) a rychlý režim stránky DRAM (FPM-RAM), který potřeboval obvykle dva nebo tři hodiny k přenosu jednoho slova dat.
PC66
PC66 označuje vnitřní vyměnitelnou paměť počítače standard definovanou JEDEC . PC66 je synchronní DRAM pracující s hodinovou frekvencí 66,66 MHz, na 64bitové sběrnici, s napětím 3,3 V. PC66 je k dispozici ve formátech 168-pin DIMM a 144-pin SO-DIMM . Teoretická šířka pásma je 533 MB/s. (1 MB/s = jeden milion bajtů za sekundu)
Tento standard byl použit na počítačích Intel Pentium a AMD K6 . Je také k dispozici v Beige Power Mac G3 , raných iBooks a PowerBook G3s . Používá se také v mnoha raných systémech Intel Celeron s 66 MHz FSB . Byl nahrazen standardy PC100 a PC133.
PC100
PC100 je standard pro interní vyměnitelnou paměť počítače s náhodným přístupem , definovaný JEDEC . PC100 označuje synchronní DRAM pracující při taktovací frekvencí 100 MHz, na 64-bitové celé sběrnice, při napětí 3,3 V. PC100 je k dispozici v 168-pin DIMM a 144-pin SO-DIMM tvarových faktorů . PC100 je zpětně kompatibilní s PC66 a byl nahrazen standardem PC133.
Modul postavený ze 100 MHz čipů SDRAM nemusí nutně fungovat na 100 MHz. Standard PC100 specifikuje možnosti paměťového modulu jako celku. PC100 se používá v mnoha starších počítačích; Počítače kolem konce devadesátých let byly nejběžnějšími počítači s pamětí PC100.
PC133
PC133 je standard počítačové paměti definovaný JEDEC . PC133 označuje SDR SDRAM pracující na hodinové frekvenci 133 MHz, na sběrnici o šířce 64 bitů, při napětí 3,3 V. PC133 je k dispozici v 168-pinových DIMM a 144-pinových SO-DIMM formátech. PC133 je nejrychlejší a poslední standard SDR SDRAM, jaký kdy JEDEC schválil, a poskytuje šířku pásma 1,066 GB za sekundu ([133,33 MHz * 64/8] = 1,066 GB/s). (1 GB/s = jedna miliarda bytů za sekundu) PC133 je zpětně kompatibilní s PC100 a PC66.
DDR
Zatímco latence přístupu DRAM je zásadně omezena řadou DRAM, DRAM má velmi vysokou potenciální šířku pásma, protože každé interní čtení je ve skutečnosti řada mnoha tisíc bitů. Aby bylo uživatelům k dispozici více této šířky pásma, bylo vyvinuto rozhraní s dvojitou datovou rychlostí . Používá stejné příkazy, přijaté jednou za cyklus, ale čte nebo zapisuje dvě slova dat za hodinový cyklus. Rozhraní DDR toho dosahuje čtením a zapisováním dat na stoupající i sestupnou hranu hodinového signálu. Kromě toho byly zpětně provedeny některé drobné změny časování rozhraní SDR a napájecí napětí bylo sníženo z 3,3 na 2,5 V. V důsledku toho DDR SDRAM není zpětně kompatibilní s SDR SDRAM.
DDR SDRAM (někdy se pro větší přehlednost také nazývá DDR1 ) zdvojnásobuje minimální jednotku pro čtení nebo zápis; každý přístup se týká alespoň dvou po sobě jdoucích slov.
Typické frekvence DDR SDRAM jsou 133, 166 a 200 MHz (7,5, 6 a 5 ns/cyklus), obecně označované jako DDR-266, DDR-333 a DDR-400 (3,75, 3 a 2,5 ns za úder). Odpovídající 184kolíkové moduly DIMM jsou známé jako PC-2100, PC-2700 a PC-3200. K dispozici je výkon až DDR-550 (PC-4400).
DDR2
DDR2 SDRAM je velmi podobný DDR SDRAM, ale opět zdvojnásobuje minimální jednotku pro čtení nebo zápis na čtyři po sobě jdoucí slova. Sběrnicový protokol byl také zjednodušen, aby umožňoval provoz s vyšším výkonem. (Zejména je odstraněn příkaz „burst terminate“.) To umožňuje zdvojnásobit rychlost sběrnice SDRAM bez zvýšení taktovací frekvence operací vnitřní RAM; místo toho jsou vnitřní operace prováděny v jednotkách čtyřikrát širších než SDRAM. Byl také přidán další PIN adresy banky (BA2), který umožnil osm bank na velkých RAM čipech.
Typické frekvence DDR2 SDRAM jsou 200, 266, 333 nebo 400 MHz (periody 5, 3,75, 3 a 2,5 ns), obecně označované jako DDR2-400, DDR2-533, DDR2-667 a DDR2-800 (periody 2,5, 1,875, 1,5 a 1,25 ns). Odpovídající 240pinové moduly DIMM jsou známé jako PC2-3200 až PC2-6400. Paměť DDR2 SDRAM je nyní k dispozici s taktovací frekvencí 533 MHz, obecně označovanou jako DDR2-1066, a odpovídající moduly DIMM jsou známé jako PC2-8500 (v závislosti na výrobci také pojmenované PC2-8600). K dispozici je výkon až DDR2-1250 (PC2-10000).
Všimněte si toho, protože interní operace jsou na 1/2 hodinové rychlosti, paměť DDR2-400 (interní taktovací frekvence 100 MHz) má poněkud vyšší latenci než DDR-400 (vnitřní taktovací frekvence 200 MHz).
DDR3
DDR3 pokračuje v trendu a zdvojnásobuje minimální jednotku čtení nebo zápisu na osm po sobě jdoucích slov. To umožňuje další zdvojnásobení šířky pásma a rychlosti externí sběrnice, aniž by bylo nutné měnit taktovací frekvenci interních operací, pouze šířku. Aby se udrželo přenosy 800–1600 M/s (obě hrany hodin 400–800 MHz), musí interní pole RAM provádět načítání 100–200 M za sekundu.
Opět platí, že při každém zdvojnásobení je nevýhodou zvýšená latence . Stejně jako u všech generací DDR SDRAM jsou příkazy stále omezeny na jednu taktovací hranu a latence příkazů jsou udávány hodinovými cykly, které jsou poloviční oproti rychlosti obvykle uváděné přenosové rychlosti ( latence CAS 8 s DDR3-800 je 8/ (400 MHz) = 20 ns, přesně stejná latence CAS2 na PC100 SDR SDRAM).
Paměťové čipy DDR3 se vyrábějí komerčně a počítačové systémy, které je používají, byly k dispozici od druhé poloviny roku 2007, s významným využitím od roku 2008. Počáteční taktovací frekvence byly 400 a 533 MHz, které jsou popsány jako DDR3-800 a DDR3-1066 (moduly PC3-6400 a PC3-8500), ale 667 a 800 MHz, popsané jako DDR3-1333 a DDR3-1600 (PC3-10600 a moduly PC3-12800) jsou nyní běžné. K dispozici je výkon až DDR3-2800 (moduly PC3 22400).
DDR4
DDR4 SDRAM je nástupcem DDR3 SDRAM . Byl odhalen na Intel Developer Forum v San Francisku v roce 2008 a měl být uveden na trh v průběhu roku 2011. Načasování se během vývoje značně lišilo - původně se očekávalo, že bude vydáno v roce 2012, a později (v průběhu roku 2010) se očekávalo bude vydán v roce 2015, předtím, než byly vzorky oznámeny na začátku roku 2011 a výrobci začali oznamovat, že komerční výroba a uvedení na trh se očekávalo v roce 2012. DDR4 dosáhlo masového přijetí na trhu kolem roku 2015, což je srovnatelné s přibližně pěti lety, které byly u DDR3 dosáhnout přechodu masového trhu přes DDR2.
Čipy DDR4 běží na 1,2 V nebo méně ve srovnání s 1,5 V čipů DDR3 a mají více než 2 miliardy datových přenosů za sekundu. Očekávalo se, že budou zavedeny při frekvenčních rychlostech 2133 MHz, podle odhadů se do roku 2013 zvýší na potenciálních 4266 MHz a sníží napětí o 1,05 V.
DDR4 znovu nezdvojnásobila vnitřní šířku předběžného načtení, ale používá stejné 8 n předběžné načtení jako DDR3. Aby byla datová sběrnice zaneprázdněna, bude nutné prokládat čtení z několika bank.
V únoru 2009 společnost Samsung ověřila 40 nm DRAM čipy, což bylo považováno za „významný krok“ k vývoji DDR4, protože od roku 2009 současné čipy DRAM teprve začínaly migrovat na 50 nm proces. V lednu 2011 společnost Samsung oznámila dokončení a vydání testovacího modulu 30 nm 2048 MB DDR4 DRAM. Má maximální šířku pásma 2,13 Gbit/s při 1,2 V, využívá technologii pseudo open drain a čerpá o 40% méně energie než ekvivalentní modul DDR3.
DDR5
V březnu 2017 oznámil JEDEC, že se vyvíjí standard DDR5, ale neposkytl žádné podrobnosti kromě cílů zdvojnásobení šířky pásma DDR4, snížení spotřeby energie a vydání standardu v roce 2018. Standard byl vydán 14. července 2020.
Neúspěšní nástupci
Kromě DDR existovalo několik dalších navrhovaných paměťových technologií, které uspěly v SDR SDRAM.
Rambus DRAM (RDRAM)
RDRAM byla patentovaná technologie, která konkurovala DDR. Jeho relativně vysoká cena a neuspokojivý výkon (vyplývající z vysokých latencí a úzkého 16bitového datového kanálu oproti 64bitovému kanálu DDR) způsobily, že prohrál závod o úspěch v paměti SDR DRAM.
Synchronní link DRAM (SLDRAM)
SLDRAM se chlubil vyšším výkonem a soutěžil s RDRAM. Byl vyvinut koncem 90. let konsorciem SLDRAM. Konsorcium SLDRAM tvořilo asi 20 hlavních výrobců DRAM a počítačového průmyslu. (Konsorcium SLDRAM bylo začleněno jako SLDRAM Inc. a poté změnilo svůj název na Advanced Memory International, Inc.). SLDRAM byl otevřený standard a nevyžadoval licenční poplatky. Specifikace požadovaly 64bitovou sběrnici běžící na frekvenci hodin 200, 300 nebo 400 MHz. Toho je dosaženo tím, že všechny signály jsou na stejné lince a tím se zabrání synchronizačnímu času více řádků. Stejně jako DDR SDRAM používá SLDRAM sběrnici s dvojitým čerpáním, která mu poskytuje efektivní rychlost 400, 600 nebo 800 MT/s . (1 MT/s = 1 000^2 přenosů za sekundu)
SLDRAM používala k přenosu 40bitových příkazových paketů na 4 po sobě jdoucích hranách diferenciálních příkazových hodin (CCLK/CCLK#) 11bitovou příkazovou sběrnici (10 příkazových bitů CA9: 0 plus jeden řádek FLAG na začátku příkazu). Na rozdíl od SDRAM neexistovaly žádné signály výběru na čip; každému čipu bylo při resetu přiděleno ID a příkaz obsahoval ID čipu, který by ho měl zpracovat. Data byla přenášena ve 4 nebo 8 slovních dávkách přes 18bitovou datovou sběrnici (na čip) pomocí jednoho ze dvou diferenciálních datových hodin (DCLK0/DCLK0# a DCLK1/DCLK1#). Na rozdíl od standardního SDRAM byly hodiny generovány zdrojem dat (čip SLDRAM v případě operace čtení) a přenášeny stejným směrem jako data, což výrazně snižuje zkreslení dat. Aby se předešlo potřebě pauzy při změně zdroje DCLK, každý příkaz určil, který pár DCLK použije.
Základní příkaz pro čtení/zápis se skládal z (počínaje CA9 prvního slova):
| VLAJKA | CA9 | CA8 | CA7 | CA6 | CA5 | CA4 | CA3 | CA2 | CA1 | CA0 |
|---|---|---|---|---|---|---|---|---|---|---|
| 1 | ID8 | ID zařízení | ID0 | CMD5 | ||||||
| 0 | Příkazový kód | CMD0 | banka | Řádek | ||||||
| 0 | Řádek (pokračování) | 0 | ||||||||
| 0 | 0 | 0 | 0 | Sloupec | ||||||
- 9 bitů ID zařízení
- 6 bitů příkazu
- 3 bity adresy banky
- 10 nebo 11 bitů adresy řádku
- 5 nebo 4 bity náhradní pro rozšíření řádků nebo sloupců
- 7 bitů adresy sloupce
Jednotlivá zařízení měla 8bitová ID. 9. bit ID odeslaného v příkazech byl použit k adresování více zařízení. Mohla být řešena jakákoli zarovnaná skupina velikosti 2. Pokud byl nastaven přenesený msbit, byly ignorovány všechny nejméně významné bity až do nejméně významného 0 bitu přenesené adresy pro „je to určeno mně?“ účely. (Pokud je bit ID8 ve skutečnosti považován za méně významný než ID0, přizpůsobení adresy unicast se stane zvláštním případem tohoto vzoru.)
Příkaz ke čtení/zápisu měl msbit jasný:
- CMD5 = 0
- CMD4 = 1 k otevření (aktivaci) zadaného řádku; CMD4 = 0 pro použití aktuálně otevřeného řádku
- CMD3 = 1 pro přenos 8slovného shluku; CMD3 = 0 pro 4slovovou sekvenci
- CMD2 = 1 pro zápis, CMD2 = 0 pro čtení
- CMD1 = 1 pro uzavření řádku po tomto přístupu; CMD1 = 0, aby byl ponechán otevřený
- CMD0 vybírá pár DCLK, který má použít (DCLK1 nebo DCLK0)
Pozoruhodné opomenutí ze specifikace umožnilo zápis na bajt; byl navržen pro systémy s mezipamětí a pamětí ECC , které vždy zapisují v násobcích řádku mezipaměti.
Další příkazy (se sadou CMD5) otevíraly a zavíraly řádky bez přenosu dat, prováděly operace obnovy, četly nebo zapisovaly konfigurační registry a prováděly další operace údržby. Většina těchto příkazů podporovala další 4bitové dílčí ID (odeslané jako 5 bitů, používající stejné kódování více cílů jako primární ID), které bylo možné použít k rozlišení zařízení, kterým bylo přiřazeno stejné primární ID, protože byly připojeny v paralelní a vždy čtené/psané současně.
K ovládání různých parametrů časování zařízení existovala řada 8bitových řídicích registrů a 32bitových stavových registrů.
Paměť SDRAM virtuální kanálové paměti (VCM)
VCM byl proprietární typ SDRAM, který byl navržen společností NEC , ale vydán jako otevřený standard bez licenčních poplatků. Je kompatibilní se standardním SDRAM, ale příkazy jsou různé. Tato technologie byla potenciálním konkurentem RDRAM, protože VCM nebyl zdaleka tak drahý jako RDRAM. Modul VCM (Virtual Channel Memory) je mechanicky a elektricky kompatibilní se standardním SDRAM, takže podpora obou závisí pouze na schopnostech řadiče paměti . Na konci devadesátých let řada čipových sad PC Northbridge (například populární VIA KX133 a KT133 ) obsahovala podporu VCSDRAM.
VCM vkládá mezipaměť SRAM 16 "kanálových" vyrovnávacích pamětí, každý o velikosti "segmentu" 1/4 řádku, mezi řádky smysluplného zesilovače bank DRAM a datové I/O piny. Příkazy „Prefetch“ a „restore“, jedinečné pro VCSDRAM, kopírují data mezi řadou zesilovače smyslového zesilovače DRAM a vyrovnávací paměti kanálů, zatímco ekvivalent příkazů pro čtení a zápis SDRAM určuje číslo kanálu, ke kterému je přístup. Čtení a zápis lze tedy provádět nezávisle na aktuálně aktivním stavu pole DRAM, přičemž ekvivalent čtyř plných řádků DRAM je "otevřený" pro přístup současně. Toto je vylepšení oproti dvěma otevřeným řadám, které jsou možné ve standardním dvouplášťovém SDRAM. (Ve skutečnosti je pro některé operace použit 17. „fiktivní kanál“.)
Ke čtení z VCSDRAM je po aktivním příkazu vyžadován příkaz „prefetch“ ke zkopírování dat z pole zesilovače sense do kanálu SDRAM. Tento příkaz určuje banku, dva bity adresy sloupce (pro výběr segmentu řádku) a čtyři bity čísla kanálu. Jakmile je toto provedeno, může být pole DRAM přednabité, zatímco příkazy čtení do vyrovnávací paměti kanálu pokračují. Chcete -li zapsat, nejprve jsou data zapsána do vyrovnávací paměti kanálu (typicky předchozí inicializována pomocí příkazu Prefetch), poté příkaz obnovení se stejnými parametry jako příkaz předběžného načtení zkopíruje segment dat z kanálu do pole zesilovače smyslu.
Na rozdíl od normálního zápisu SDRAM, který musí být proveden do aktivního (otevřeného) řádku, musí být banka VCSDRAM při vydání příkazu pro obnovení předem nabitá (zavřená). Aktivní příkaz bezprostředně poté, co příkaz restore specifikuje, že řádek DRAM dokončí zápis do pole DRAM. Kromě toho existuje 17. „fiktivní kanál“, který umožňuje zápis do aktuálně otevřené řady. Nelze jej číst, ale lze jej předem načíst, zapsat do něj a obnovit do pole zesilovače smyslů.
Ačkoli je segment obvykle obnoven na stejnou adresu paměti, ze které byl předem načten, mohou být vyrovnávací paměti kanálů také použity pro velmi účinné kopírování nebo mazání velkých zarovnaných bloků paměti. (Použití segmentů ve čtvrté řadě je dáno skutečností, že buňky DRAM jsou užší než buňky SRAM. Bity SRAM jsou navrženy tak, aby byly široké čtyři bity DRAM, a jsou pohodlně připojeny k jednomu ze čtyř bitů DRAM, které jsou obkročeny.) příkazy předběžně načtou pár segmentů na dvojici kanálů a volitelný příkaz kombinuje předběžné načtení, čtení a předběžné nabíjení, aby se snížila režie náhodných čtení.
Výše uvedené jsou standardizované příkazy JEDEC. Dřívější čipy nepodporovaly fiktivní kanál ani párové předběžné načítání a pro přednabíjení používaly jiné kódování.
13bitová adresová sběrnice, jak je zde znázorněno, je vhodná pro zařízení až do 128 Mbit. Má dvě banky, každá obsahuje 8192 řádků a 8192 sloupců. Adresy řádků jsou tedy 13 bitů, adresy segmentů jsou dva bity a k výběru jednoho bajtu z 2 048 bitů (256 bajtů) v segmentu je zapotřebí osm bitů adresy sloupce.
Synchronní grafika RAM (SGRAM)
Synchronous graphics RAM (SGRAM) je specializovaná forma SDRAM pro grafické adaptéry. Je určen pro úlohy související s grafikou, jako je paměť textur a framebuffery , které se nacházejí na grafických kartách . Přidává funkce, jako je maskování bitů (zápis do zadané bitové roviny bez ovlivnění ostatních) a blokové zápisy (vyplnění bloku paměti jedinou barvou). Na rozdíl od VRAM a WRAM je SGRAM s jedním portem . Může však otevřít dvě paměťové stránky najednou, což simuluje povahu dvou portů jiných technologií video RAM.
Nejdříve známý paměti SGRAM jsou 8 Mbit čipy se datuje do roku 1994: o Hitachi HM5283206, který byl zaveden v listopadu 1994, a NEC μPD481850, který byl zaveden v prosinci roku 1994. Nejdříve známý komerční zařízení k použití SGRAM je Sony s PlayStation (PS) Video herní konzole , počínaje japonským modelem SCPH-5000 vydaným v prosinci 1995, s využitím čipu NEC μPD481850.
Grafický dvojnásobný datový tok SDRAM (GDDR SDRAM)
Grafický dvojnásobný datový tok SDRAM ( GDDR SDRAM ) je typ specializované DDR SDRAM určené k použití jako hlavní paměť grafických procesorových jednotek (GPU). GDDR SDRAM se liší od komoditních typů DDR SDRAM, jako je DDR3, přestože sdílejí některé základní technologie. Jejich primární charakteristikou jsou vyšší taktovací frekvence jak pro jádro DRAM, tak pro I/O rozhraní, které poskytuje větší šířku pásma paměti pro GPU. Od roku 2018 existuje šest po sobě následujících generací GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 a GDDR5X , GDDR6 .
GDDR byl původně známý jako DDR SGRAM. V roce 1998 byl komerčně představen jako paměťový čip 16 Mbit společností Samsung Electronics .
Paměť s vysokou šířkou pásma (HBM)
High Bandwidth Memory (HBM) je vysoce výkonné rozhraní RAM pro 3D skládané paměti SDRAM od společností Samsung , AMD a SK Hynix . Je určen k použití ve spojení s vysoce výkonnými grafickými akcelerátory a síťovými zařízeními. První paměťový čip HBM vyrobila společnost SK Hynix v roce 2013.
Časová osa
SDRAM
| Datum zavedení | Název čipu | Kapacita ( bity ) | Typ SDRAM | Výrobci | Proces | MOSFET | Plocha | Ref |
|---|---|---|---|---|---|---|---|---|
| 1992 | KM48SL2000 | 16 Mbit | SDR | Samsung | ? | CMOS | ? | |
| 1996 | MSM5718C50 | 18 Mbit | RDRAM | Dobře | ? | CMOS | 325 mm 2 | |
| N64 RDRAM | 36 Mbit | RDRAM | NEC | ? | CMOS | ? | ||
| ? | 1024 Mbit | SDR | Mitsubishi | 150 nm | CMOS | ? | ||
| 1997 | ? | 1024 Mbit | SDR | Hyundai | ? | SOI | ? | |
| 1998 | MD5764802 | 64 Mbit | RDRAM | Dobře | ? | CMOS | 325 mm 2 | |
| Března 1998 | Přímý RDRAM | 72 Mbit | RDRAM | Rambus | ? | CMOS | ? | |
| Června 1998 | ? | 64 Mbit | DDR | Samsung | ? | CMOS | ? | |
| 1998 | ? | 64 Mbit | DDR | Hyundai | ? | CMOS | ? | |
| 128 Mbit | SDR | Samsung | ? | CMOS | ? | |||
| 1999 | ? | 128 Mbit | DDR | Samsung | ? | CMOS | ? | |
| 1024 Mbit | DDR | Samsung | 140 nm | CMOS | ? | |||
| 2000 | GS eDRAM | 32 Mbit | eDRAM | Sony , Toshiba | 180 nm | CMOS | 279 mm 2 | |
| 2001 | ? | 288 Mbit | RDRAM | Hynix | ? | CMOS | ? | |
| ? | DDR2 | Samsung | 100 nm | CMOS | ? | |||
| 2002 | ? | 256 Mbit | SDR | Hynix | ? | CMOS | ? | |
| 2003 | EE+GS eDRAM | 32 Mbit | eDRAM | Sony, Toshiba | 90 nm | CMOS | 86 mm 2 | |
| ? | 72 Mbit | DDR3 | Samsung | 90 nm | CMOS | ? | ||
| 512 Mbit | DDR2 | Hynix | ? | CMOS | ? | |||
| Elpida | 110 nm | CMOS | ? | |||||
| 1024 Mbit | DDR2 | Hynix | ? | CMOS | ? | |||
| 2004 | ? | 2048 Mbit | DDR2 | Samsung | 80 nm | CMOS | ? | |
| 2005 | EE+GS eDRAM | 32 Mbit | eDRAM | Sony, Toshiba | 65 nm | CMOS | 86 mm 2 | |
| Xenos eDRAM | 80 Mbit | eDRAM | NEC | 90 nm | CMOS | ? | ||
| ? | 512 Mbit | DDR3 | Samsung | 80 nm | CMOS | ? | ||
| 2006 | ? | 1024 Mbit | DDR2 | Hynix | 60 nm | CMOS | ? | |
| 2008 | ? | ? | LPDDR2 | Hynix | ? | |||
| Duben 2008 | ? | 8192 Mbit | DDR3 | Samsung | 50 nm | CMOS | ? | |
| 2008 | ? | 16384 Mbit | DDR3 | Samsung | 50 nm | CMOS | ? | |
| 2009 | ? | ? | DDR3 | Hynix | 44 nm | CMOS | ? | |
| 2048 Mbit | DDR3 | Hynix | 40 nm | |||||
| 2011 | ? | 16384 Mbit | DDR3 | Hynix | 40 nm | CMOS | ? | |
| 2048 Mbit | DDR4 | Hynix | 30 nm | CMOS | ? | |||
| 2013 | ? | ? | LPDDR4 | Samsung | 20 nm | CMOS | ? | |
| 2014 | ? | 8192 Mbit | LPDDR4 | Samsung | 20 nm | CMOS | ? | |
| 2015 | ? | 12 Gbit | LPDDR4 | Samsung | 20 nm | CMOS | ? | |
| 2018 | ? | 8192 Mbit | LPDDR5 | Samsung | 10 nm | FinFET | ? | |
| 128 Gbit | DDR4 | Samsung | 10 nm | FinFET | ? |
SGRAM a HBM
| Datum zavedení | Název čipu | Kapacita ( bity ) | Typ SDRAM | Výrobci | Proces | MOSFET | Plocha | Ref |
|---|---|---|---|---|---|---|---|---|
| Listopadu 1994 | HM5283206 | 8 Mbit | SGRAM ( SDR ) | Hitachi | 350 nm | CMOS | 58 mm 2 | |
| Prosinec 1994 | μPD481850 | 8 Mbit | SGRAM (SDR) | NEC | ? | CMOS | 280 mm 2 | |
| 1997 | μPD4811650 | 16 Mbit | SGRAM (SDR) | NEC | 350 nm | CMOS | 280 mm 2 | |
| Září 1998 | ? | 16 Mbit | SGRAM ( GDDR ) | Samsung | ? | CMOS | ? | |
| 1999 | KM4132G112 | 32 Mbit | SGRAM (SDR) | Samsung | ? | CMOS | ? | |
| 2002 | ? | 128 Mbit | SGRAM ( GDDR2 ) | Samsung | ? | CMOS | ? | |
| 2003 | ? | 256 Mbit | SGRAM (GDDR2) | Samsung | ? | CMOS | ? | |
| SGRAM ( GDDR3 ) | ||||||||
| Března 2005 | K4D553238F | 256 Mbit | SGRAM (GDDR) | Samsung | ? | CMOS | 77 mm 2 | |
| Říjen 2005 | ? | 256 Mbit | SGRAM ( GDDR4 ) | Samsung | ? | CMOS | ? | |
| 2005 | ? | 512 Mbit | SGRAM (GDDR4) | Hynix | ? | CMOS | ? | |
| 2007 | ? | 1024 Mbit | SGRAM ( GDDR5 ) | Hynix | 60 nm | |||
| 2009 | ? | 2048 Mbit | SGRAM (GDDR5) | Hynix | 40 nm | |||
| 2010 | K4W1G1646G | 1024 Mbit | SGRAM (GDDR3) | Samsung | ? | CMOS | 100 mm 2 | |
| 2012 | ? | 4096 Mbit | SGRAM (GDDR3) | SK Hynix | ? | CMOS | ? | |
| 2013 | ? | ? | HBM | |||||
| Března 2016 | MT58K256M32JA | 8 Gbit | SGRAM ( GDDR5X ) | Mikron | 20 nm | CMOS | 140 mm 2 | |
| Červen 2016 | ? | 32 Gbit | HBM2 | Samsung | 20 nm | CMOS | ? | |
| 2017 | ? | 64 Gbit | HBM2 | Samsung | 20 nm | CMOS | ? | |
| Leden 2018 | K4ZAF325BM | 16 Gbit | SGRAM ( GDDR6 ) | Samsung | 10 nm | FinFET | ? |
Viz také
- GDDR (grafická DDR) a její podtypy GDDR2 , GDDR3 , GDDR4 a GDDR5
- Seznam šířek pásma zařízení
- Detekce sériové přítomnosti - EEPROM s časovacími daty na modulech SDRAM
- SDRAM Tutorial - Flash web postavený studenty univerzity v Tel Avivu
- Stručný, ale důkladný přehled závislostí na architektuře/terminologii SDRAM a časování příkazů v omezeních a úvahách o návrhu vysoce výkonného systému DRAM , diplomová práce z University of Maryland.