Wishbone (počítačová sběrnice) - Wishbone (computer bus)
Vytvořil | Silicore Corporation |
---|---|
Šířka v bitech | 8, 16, 32, 64 |
Styl | Paralelní |
Rozhraní hotplugging | Ne (na sběrnici čipu) |
Externí rozhraní | Ne |
Wishbone Bus je open source hardware počítače bus zamýšlel nechat části s integrovaným obvodem vzájemně komunikovat. Cílem je umožnit vzájemné propojení různých jader uvnitř čipu. Wishbone Bus se používá v mnoha vzorů v OpenCores projektu.
Wishbone je zamýšlen jako „logická sběrnice“. Nezadává elektrické informace ani topologii sběrnice. Místo toho je specifikace psána ve smyslu „signálů“, hodinových cyklů a vysoké a nízké úrovně.
Tato nejednoznačnost je úmyslná. Wishbone je navržen tak, aby umožnil návrhářům kombinovat několik návrhů napsaných ve Verilogu , VHDL nebo v jiném logicko-popisném jazyce pro elektronickou automatizaci designu (EDA). Wishbone poskytuje návrhářům standardní způsob, jak kombinovat tyto návrhy hardwarové logiky (nazývané „jádra“). Wishbone je definován tak, aby měl 8, 16, 32 a 64-bitové sběrnice. Všechny signály jsou synchronní k jednotlivým hodinám, ale pro maximální výkon je nutné generovat kombinované reakce některých podřízených . Wishbone umožňuje přidání „tag bus“ k popisu dat. Ale reset, jednoduché adresované čtení a zápisy, pohyb bloků dat a nedělitelné cykly sběrnice vše funguje bez značek.
Wishbone je otevřený zdroj , který technikům a fandům usnadňuje sdílení veřejných návrhů hardwarové logiky na internetu. Aby se zabránilo předcházení technologiím agresivním patentováním, obsahuje specifikace Wishbone příklady dosavadního stavu techniky , aby se prokázalo, že její koncepty jsou ve veřejné doméně.
Zařízení není v souladu se specifikací Wishbone, pokud obsahuje list , který popisuje, co to dělá, šířku sběrnice, využití atd Podpora opětovné použití návrhu vyžaduje list. Díky opětovné použitelnosti designu bude sdílení s ostatními snazší.
Simple Bus Architektura je zjednodušená verze specifikace Wishbone.
Topologie přání
Wishbone se dobře přizpůsobuje běžným topologiím, jako je point-to-point, many-to-many (tj. Klasický systém sběrnice), hierarchické nebo dokonce přepínané struktury, jako jsou příčné přepínače . V exotičtějších topologiích vyžaduje Wishbone řadič sběrnice nebo arbitr, ale zařízení stále udržují stejné rozhraní.
Datový tok
Přepínač příčníku
Srovnání
Řídicí signály Wishbone ve srovnání s jinými standardy sběrnice systém na čipu (SoC):
Wishbone | Avalon Bus | Popis |
---|---|---|
cykl | =! write_n nebo! read_n | označuje, že probíhá platný cyklus sběrnice |
stb | = chipselect | označuje platný cyklus přenosu dat |
my | =! write_n a read_n | označuje, zda je aktuální cyklus místní sběrnice cyklem ČTENÍ nebo ZÁPIS. Signál je negován během READ cyklů a je uplatňován během WRITE cyklů. |
ack | =! waitrequest | označuje ukončení normálního cyklu sběrnice podřízeným zařízením. |
Avalon Bus | Wishbone | Popis |
---|---|---|
chipselect | = stb | označuje, že je vybráno podřízené zařízení. |
write_n | =! (cyc a my) | indikuje, že hlavní požadavky na zápis do podřízeného zařízení. |
read_n | =! (cykl a! my) | indikoval, že hlavní požadavky na čtení z podřízeného zařízení. |
čekat | =! ack | označuje, že otrok požaduje, aby pán čekal. |
Viz také
Reference
externí odkazy
- Wishbone verze B3 - specifikace PDF
- Wishbone verze B4 - specifikace PDF nejnovější verze Wishbone
- appnote_01 - Kombinace aplikačních signálů rozhraní WISHBONE
- Srovnání s jinými SoC autobusy
- Wishbone @ OpenCores
- Wishbone@FPGA-Cores.com